CN116133431B - 半导体结构及其制备方法、电子设备 - Google Patents
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Abstract
本申请实施例涉及一种半导体结构及其制备方法、电子设备。该方法包括：提供上表层包括硅材料层及位于所述硅材料层上表面的导电材料层的基底；对导电材料层进行图形化处理，以得到第一导电层及位于相邻第一导电层之间的第一沟槽，第一导电层沿第一方向延伸，且沿第二方向平行排布，第一沟槽贯穿硅材料层并延伸至基底中；于第一沟槽中形成隔离层，隔离层的上表面与硅材料层的下表面相齐平；对硅材料层进行处理以形成金属硅化物层；其中，第一方向和第二方向相交，金属硅化物层和第一导电层构成第一导电结构，第一导电层的电阻率大于金属硅化物层的电阻率。与仅由第一导电层形成的导电结构相比，第一导电结构的电阻较小，半导体结构的性能较好。
Description
技术领域
本申请实施例涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法、电子设备。
背景技术
传统MOSFET(金属-氧化物半导体场效应晶体管)存在短沟道效应，随着DRAM Cell(动态随机存取器件单元)的缩小，与传统MOSFET相比，短沟道效应弱、栅控能力更强、面积更小的垂直环栅晶体管将取代传统MOSFT应用于DRAM中，但是，基于垂直环栅晶体管的存储器件存在位线电阻大,存储性能降低的问题，如何降低具有垂直环栅晶体管的存储器件中位线结构的电阻成为急需解决的问题。
发明内容
本申请实施例提供了一种半导体结构及其制备方法、电子设备，可以优化具有垂直环栅晶体管的存储器件中的位线结构，达到降低位线结构的电阻，提高存储器件的存储性能的目的。
本申请提供一种半导体结构的制备方法，包括：
提供基底，所述基底的上表层包括硅材料层及位于所述硅材料层上表面的导电材料层；
对导电材料层进行图形化处理，以得到多个相邻的第一导电层及位于相邻第一导电层之间的第一沟槽，所述第一导电层沿第一方向延伸，且沿第二方向平行排布，所述第一沟槽贯穿所述硅材料层并延伸至基底中；
于第一沟槽中形成隔离层，所述隔离层的上表面与所述硅材料层的下表面相齐平；
对所述硅材料层进行处理以形成金属硅化物层；
其中，第一方向和第二方向相交，金属硅化物层和第一导电层构成第一导电结构，第一导电层的电阻率大于金属硅化物层的电阻率。
在其中一个实施例中，第一导电层包括硅掺杂层，对所述硅材料层进行处理以形成金属硅化物层之后，还包括：
采用外延掺杂工艺于第一导电层上形成垂直晶体管的漏极区；
其中，所述漏极区与第一导电层电连接；垂直晶体管包括位于漏极区上表面的沟道区和位于沟道区上表面的源极区。
在其中一个实施例中，采用外延掺杂工艺于第一导电层上形成垂直晶体管的漏极区，包括：
于第一导电层上形成叠层结构，所述叠层结构包括自第一导电层向上叠置的第一填充层、牺牲层、第二填充层，所述叠层结构中开设有多个第一通孔，所述第一通孔贯穿叠层结构并暴露出第一导电层的部分表面；
采用外延掺杂工艺于第一通孔中形成漏极区；
其中，漏极区的上表面与第一填充层的上表面相齐平。
在其中一个实施例中，采用外延掺杂工艺于第一通孔中形成漏极区之后，还包括：
采用外延工艺于漏极区的上表面形成沟道区，所述沟道区的掺杂浓度小于漏极区的掺杂浓度，所述沟道区的上表面与牺牲层的上表面相齐平；
采用外延工艺于沟道区的上表面形成源极区，所述源极区的掺杂浓度大于沟道区的掺杂浓度。
在其中一个实施例中，采用外延掺杂工艺于第一导电层上形成垂直晶体管的漏极区之后，还包括：
去除牺牲层；
于沟道区的侧壁形成环绕沟道区的介质层；
于介质层远离沟道区的侧壁形成第二导电层，所述第二导电层包括第二导电结构，所述第二导电结构沿第二方向延伸；
其中，介质层的上表面、第二导电层的上表面和沟道区的上表面位于同一水平面。
在其中一个实施例中，去除牺牲层，包括：
于叠层结构中形成多个相邻的第二沟槽，以得到由剩余牺牲层构成的牺牲图形层，所述剩余牺牲层包括位于沟道区的侧壁与相邻第二沟槽的侧壁之间的牺牲层以及位于相邻第二沟槽之间的牺牲层，所述第二沟槽贯穿第二填充层并暴露出第一填充层的部分表面，所述第二沟槽沿第二方向延伸，且沿第一方向平行排布；
通过第二沟槽去除牺牲图形层。
在其中一个实施例中，于介质层远离沟道区的侧壁形成第二导电层之后，还包括：
于第二沟槽中填充形成第二隔离结构，所述第二隔离结构填满第二沟槽；
其中，所述第二隔离结构的上表面高于所述源极区的上表面。
在其中一个实施例中，去除牺牲层之前，还包括：
于源极区上形成源极保护层；
于沟道区的侧壁形成环绕沟道区的介质层，包括：
采用热氧工艺形成所述介质层。
在其中一个实施例中，采用外延掺杂工艺于第一导电层上形成垂直晶体管的漏极区之后，还包括：
于垂直晶体管上形成电容结构，所述电容结构与源极区电连接。
在其中一个实施例中，提供基底，所述基底的上表层包括硅材料层及位于所述硅材料层上表面的导电材料层，包括：
提供硅基底；
采用离子注入于硅基底的上表层形成所述导电材料层；
其中，所述硅基底靠近所述导电材料层的部分为所述硅材料层。
在其中一个实施例中，对导电材料层进行图形化处理，以得到多个相邻的第一导电层及位于相邻第一导电层之间的第一沟槽，包括：
于导电材料层上形成图形化掩膜层，所述图形化掩膜层定义出第一导电层的形状和位置；
以图形化掩膜层为掩膜对导电材料层进行图形化处理，以得到第一导电层。
在其中一个实施例中，于第一沟槽中形成隔离层，包括：
于第一沟槽中形成隔离材料层，所述隔离材料层的上表面与第一导电层的下表面相齐平；
于第一导电层的顶部和侧壁形成保护层；
去除第一沟槽中位于硅材料层的上表面与硅材料层的下表面之间的隔离材料层，以得到由剩余隔离材料层构成的隔离层。
在其中一个实施例中，对所述硅材料层进行处理以形成金属硅化物层之后，还包括：
去除所述保护层；
于隔离层上形成第三填充层，第三填充层的上表面与第一导电层的上表面相齐平。
在其中一个实施例中，对所述硅材料层进行处理以形成金属硅化物层，包括：
于隔离层上形成预设厚度的金属材料层；
在预设温度下进行退火工艺，以使所述硅材料层与所述金属材料层反应形成金属硅化物层。
本申请还提供一种半导体结构，采用如上述任一项所述的半导体结构的制备方法而得到，所述半导体结构包括：
基底，所述基底的上表层包括多个相邻的金属硅化物层和位于金属硅化物层上表面的第一导电层，所述第一导电层沿第一方向延伸，且沿第二方向平行排布；
隔离层，位于相邻第一导电层之间，所述隔离层的上表面与金属硅化物层的下表面相齐平；
其中，第一方向和第二方向相交，金属硅化物层和第一导电层构成第一导电结构，所述第一导电层的电阻率大于所述金属硅化物层的电阻率。
在其中一个实施例中，第一导电层包括硅掺杂层，半导体结构还包括：
垂直晶体管，所述垂直晶体管的漏极区位于所述第一导电层上，且与所述第一导电层电连接；
其中，所述垂直晶体管包括位于所述漏极区上表面的沟道区和位于所述沟道区上表面的源极区。
在其中一个实施例中，垂直晶体管还包括：
介质层，所述介质层环绕所述沟道区的侧壁；
第二导电层，所述第二导电层位于所述介质层远离所述沟道区的侧壁上，所述第二导电层包括第二导电结构，所述第二导电结构沿所述第二方向延伸；
其中，所述介质层的上表面、所述第二导电层的上表面和所述沟道区的上表面位于同一水平面。
在其中一个实施例中，半导体结构还包括：
电容结构，位于垂直晶体管上，且与垂直晶体管放入源极区电连接。
本申请还提供一种电子设备，包括如上任一所述的半导体结构。
上述半导体结构及其制备方法、电子设备，通过对第一导电层下表面的硅材料层进行处理形成金属硅化物层，其中，第一导电层的电阻率大于金属硅化物层的电阻率，得到由金属硅化物层和第一导电层构成的第一导电结构，与仅由第一导电层形成的导电结构相比，第一导电结构的电阻较小，半导体结构的性能较好，当半导体结构为存储器件，第一导电结构为所述存储器件的位线结构时，存储器件的存储性能得到提高。
附图说明
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。本申请中，半导体结构沿第一方向的剖面贯穿第一导电结构，半导体结构沿第二方向的剖面贯穿第二导电层，第一方向例如为X方向，第二方向例如为Y方向。
图1为一实施例中半导体结构的制备方法的流程示意图；
图2为一实施例中步骤S102的流程示意图；
图3为一实施例中基底的剖面示意图；
图4为一实施例中步骤S104的流程示意图；
图5为图3对应的一实施例中形成第一导电层后沿第一方向半导体结构的剖面示意图；
图6为图5对应的半导体结构沿第二方向的剖面示意图；
图7为一实施例中步骤S106的流程示意图；
图8图5对应的一实施例中形成保护层后半导体结构的剖面示意图；
图9为图8对应的半导体结构沿第二方向的剖面示意图；
图10图8对应的一实施例中形成隔离层后半导体结构的剖面示意图；
图11为图10对应的半导体结构沿第二方向的剖面示意图；
图12为一实施例中步骤S108的流程示意图；
图13为图10对应的一实施例中形成金属硅化物层后半导体结构的剖面示意图；
图14为图13对应的半导体结构沿第二方向的剖面示意图；
图15为图13对应的一实施例中形成垂直晶体管后半导体结构的剖面示意图；
图16为图15对应的半导体结构沿第二方向的剖面示意图；
图17为一实施例中于第一导电层上形成垂直晶体管的流程示意图；
图18为另一实施例中半导体结构的制备方法的流程示意图；
图19为图15对应的一实施例中形成第二导电层后半导体结构的剖面示意图；
图20为图19对应的半导体结构沿第二方向的剖面示意图；
图21为一实施例中步骤S702的流程示意图；
图22为图19对应的一实施例中形成电容结构后半导体结构的剖面示意图；
图23为图22对应的半导体结构沿第二方向的剖面示意图。
附图标记说明：
102、基底；104、保护层；106、隔离层；108、第一导电结构；110、第一隔离结构；112、垂直晶体管；114、叠层结构；116、源极保护层；118、第二导电层；120、第二沟槽；122、电容结构；124、第二隔离结构；126、电容接触结构；202、硅基底；204、导电材料层；206、硅材料层；208、图形化掩膜层；210、第一沟槽；212、隔离材料层；214、漏极区；216、沟道区；218、源极区；220、第一填充层；222、牺牲层；224、第二填充层；302、第一导电层；304、金属硅化物层；306、第三填充层；308、第一通孔；310、介质层；312、第二导电结构；314、第三导电结构；316、下电极；318、电容介质层；320、上电极。
具体实施方式
为了便于理解本申请实施例，下面将参照相关附图对本申请实施例进行更全面的描述。附图中给出了本申请实施例的首选实施例。但是，本申请实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请实施例的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请实施例的技术领域的技术人员通常理解的含义相同。本文中在本申请实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本申请实施例的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本申请实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请实施例的限制。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一导电结构称为第二导电结构，且类似地，可将第二导电结构称为第一导电结构。第一导电结构和第二导电结构两者都是导电结构，但其不是同一导电结构。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本申请的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
图1为一实施例中半导体结构的制备方法的流程示意图，如图1所示，在本实施例中，提供一种半导体结构的制备方法，包括：
S102，提供上表层包括硅材料层及导电材料层的基底。
具体地，提供基底，所述基底的上表层包括硅材料层及位于所述硅材料层上表面的导电材料层；该基底上表层之外的部分(衬底)可以采用硅基底，即未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)，此时，硅材料层可以是基底本身靠近导电材料层的部分，导电材料层可以是对基底表面预设厚度的部分进行掺杂得到的硅掺杂层；该基底上表层之外的部分(衬底)也可以采用绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等，硅材料层及位于所述硅材料层上表面的导电材料层也可以是形成在衬底表面上的膜层。这里的上表层指的是基底表面与向基底内部延伸预设厚度后得到的内表面之间的部分。作为示例，在本实施例中，基底的构成材料选用单晶硅。
S104，对导电材料层进行图形化处理，得到多个第一导电层及位于第一导电层之间的第一沟槽。
对导电材料层进行图形化处理，以得到多个相邻的第一导电层及位于相邻第一导电层之间的第一沟槽，所述第一导电层沿第一方向延伸，且沿第二方向平行排布，所述第一沟槽贯穿所述硅材料层并延伸至基底中。具体地，在导电材料层中开设第一沟槽，所述第一沟槽贯穿所述基底的上表层并延伸至基底的中，即第一沟槽的底部低于硅材料层的下表面，所述第一沟槽将所述导电材料层分割成若干个间隔排布的第一导电层，各所述第一导电层沿第一方向延伸，不同第一导电层沿第二方向平行排布，第一方向和第二方向相交。作为示例，在本实施例中，第一方向和第二方向正相交。
S106，于第一沟槽中形成隔离层。
于第一沟槽中形成隔离层，所述隔离层的上表面与所述硅材料层的下表面相齐平，示例性的，隔离层的构成材料至少包括氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)或氧化物(例如二氧化硅)中的一种。
S108，对硅材料层进行处理以得到金属硅化物层。
具体地，对所述硅材料层进行处理以形成金属硅化物层；其中，金属硅化物层和第一导电层共同构成第一导电结构，第一导电层的电阻率大于金属硅化物层的电阻率。
上述半导体结构的制备方法，通过对第一导电层下表面的硅材料层进行处理形成金属硅化物层，其中，第一导电层的电阻率大于金属硅化物层的电阻率，得到由金属硅化物层和第一导电层构成的第一导电结构，与仅由第一导电层形成的导电结构相比，第一导电结构的电阻较小，半导体结构的性能较好，当半导体结构为存储器件，第一导电结构为所述存储器件的位线结构时，位线结构的电阻降低，存储器件的存储性能得到提高。
图2为一实施例中步骤S102的流程示意图，图3为一实施例中基底的剖面示意图，如图2、图3所示，在其中一个实施例中，步骤S102包括：
S202,提供硅基底。
具体地，提供硅基底202，这里的硅基底202采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)。
S204，采用离子注入于硅基底的上表层形成导电材料层；
其中，采用离子注入工艺和退火工艺对硅基底202的上表层进行掺杂，以得到导电材料层204，示例性的，掺杂的杂质离子浓度为1*1020cm-3；硅基底202靠近导电材料层204的部分为硅材料层206，此时，基底102包括硅基底202、硅材料层206和导电材料层204，基底102的上表层包括硅材料层206和导电材料层204。
图4为一实施例中步骤S104的流程示意图，图5为图3对应的一实施例中形成第一导电层后沿第一方向半导体结构的剖面示意图，图6为图5对应的半导体结构沿第二方向的剖面示意图，如图4、图5、图6所示，在其中一个实施例中，步骤S104包括：
S302，于导电材料层上形成图形化掩膜层。
具体地，于导电材料层204上形成图形化掩膜层208，所述图形化掩膜层208定义出第一导电层302的形状和位置；示例性的，图像化掩膜层208的构成材料至少包括光刻胶、抗反射材料、氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)或氧化物(例如二氧化硅)中的一种。
S304，以图形化掩膜层为掩膜对导电材料层进行图形化处理，以得到第一导电层。
以图形化掩膜层208为掩膜对导电材料层204进行图形化处理，刻蚀去除未被图形化掩膜层208覆盖的导电材料层204及其下方的硅材料层206、部分硅基底202，得到底部低于硅材料层206的下表面的第一沟槽210，以及由剩余导电材料层204构成的多个间隔排布的第一导电层302，其中，剩余硅材料层206的形貌和位置与第一导电层302相同。
在其中一个实施例中，步骤S304之后还包括去除图形化掩膜层208的步骤。
图7为一实施例中步骤S106的流程示意图，图8图5对应的一实施例中形成保护层后半导体结构的剖面示意图，图9为图8对应的半导体结构沿第二方向的剖面示意图，如图7、图8、图9所示，在其中一个实施例中，于第一沟槽中形成隔离层，包括：
S402，于第一沟槽中形成隔离材料层。
具体地，通过本领域技术人员熟知的成膜工艺，在第一沟槽210中填充隔离材料层212，其中，隔离材料层212的上表面与第一导电层302的下表面相齐平。
S404，于第一导电层的顶部和侧壁形成保护层。
具体地，在第一导电层302的顶部形成保护层104，并且保护层104沿第一导电层302的顶部延伸覆盖在第一导电层302的侧壁，通过形成保护层104可以避免其他制程对第一导电层302的影响。示例性的，保护层104的构成材料至少包括氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)或氧化物(例如二氧化硅)中的一种。示例性的，当第一导电层的构成材料为掺杂的硅材料时，可以采用热氧工艺对第一导电层302顶部和侧壁的硅材料进行氧化形成由二氧化硅材料构成的保护层104。
S406，去除高于硅材料层下表面的隔离材料层，得到由剩余隔离材料层构成的隔离层。
图10图8对应的一实施例中形成隔离层后半导体结构的剖面示意图，图11为图10对应的半导体结构沿第二方向的剖面示意图，如图10、图11所示，去除第一沟槽210中位于硅材料层206的上表面与硅材料层206的下表面之间的隔离材料层212，以得到由剩余隔离材料层212构成的隔离层106。通过去除第一沟槽210中位于硅材料层206的上表面与硅材料层206的下表面之间的隔离材料层212，可以在第一沟槽210的侧壁暴露出硅材料层206的侧壁，为后续对硅材料层206进行处理得到金属硅化物层做准备。
图12为一实施例中步骤S108的流程示意图，图13为图10对应的一实施例中形成金属硅化物层后半导体结构的剖面示意图，图14为图13对应的半导体结构沿第二方向的剖面示意图，如图12、图13、图14所示，在其中一个实施例中，对硅材料层206进行处理以形成金属硅化物层304，包括：
S502，于隔离层上形成预设厚度的金属材料层。
具体地，在隔离层106的上表面形成预设厚度的金属材料层，其中，预设厚度为大于或等于临界厚度的值，临界厚度为步骤S504中能使硅材料层206完全反应形成金属硅化物层304的金属材料层的最小厚度。
S504，进行退火工艺，以使硅材料层与金属材料层反应形成金属硅化物层。
具体地，在预设温度下进行退火工艺，以使硅材料层206与所述金属材料层反应形成金属硅化物层304，其中，预设温度为大于或等于临界温度的值，临界温度为能使硅材料层206与金属材料层反应形成金属硅化物层304的最低温度；金属硅化物层304的上表面与第一导电层302的下表面相齐平，且金属硅化物层304的下表面与隔离层106的上表面相齐平；金属硅化物层304和第一导电层302共同构成第一导电结构108。
继续参考图13、图14，在其中一个实施例中，对硅材料层206进行处理以形成金属硅化物层304之后，还包括：
第一步，去除保护层104。第二步，于隔离层106上形成第三填充层306，第三填充层306的上表面与第一导电层302的上表面相齐平，即第三填充层306填满第一沟槽210。示例性的，第三填充层306的构成材料至少包括氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)或氧化物(例如二氧化硅)中的一种。可以理解的是，隔离层106和第三填充层306共同构成位于第一导电结构108之间的第一隔离结构110。
图15为图13对应的一实施例中形成垂直晶体管后半导体结构的剖面示意图，图16为图15对应的半导体结构沿第二方向的剖面示意图，如图15、图16所示，在其中一个实施例中，第一导电层302包括硅掺杂层，对硅材料层206进行处理以形成金属硅化物层304之后，还包括：
采用外延掺杂工艺于第一导电层302上形成垂直晶体管112的漏极区214；其中，漏极区214与第一导电层302电连接；垂直晶体管112包括位于漏极区214上表面的沟道区216和位于沟道区216上表面的源极区218。
图17为一实施例中于第一导电层上形成垂直晶体管的流程示意图，如图15、图16、图17所示，在其中一个实施例中，采用外延掺杂工艺于第一导电层302上形成垂直晶体管112的漏极区214，包括：
S602，于第一导电层上形成叠层结构。
具体地，在第一导电层302上形成叠层结构114，叠层结构114包括自第一导电层302向上叠置的第一填充层220、牺牲层222、第二填充层224，叠层结构114中开设有多个第一通孔308，第一通孔308贯穿叠层结构114并暴露出第一导电层302的部分表面。
S604，采用外延掺杂工艺于第一通孔中形成漏极区；
具体地，采用外延掺杂工艺在第一通孔308中形成漏极区214，漏极区214的上表面与第一填充层220的上表面相齐平，通过采用外延掺杂工艺可以得到重掺杂的漏极区214。当半导体结构包括存储器件，且第一导电结构108和漏极区214共同做为存储器件的位线结构时，重掺杂的漏极区214可以进一步降低位线结构的电阻，提高存储器件的存储性能。示例性的，在满足牺牲层222的去除速率大于第一填充层220的去除速率，且牺牲层222的去除速率大于第二填充层224的去除速率的条件下，第一填充层220、牺牲层222、第二填充层224的构成材料均可以包括氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)或氧化物(例如二氧化硅)中的一种或多种。
继续参考15、图16、图17所示，在其中一个实施例中，采用外延掺杂工艺于第一通孔中形成漏极区之后，还包括：
S606，采用外延工艺于漏极区的上表面形成沟道区。
具体地，采用外延掺杂工艺(或外延工艺、掺杂工艺)在漏极区214的上表面形成沟道区216,其中，沟道区216的掺杂浓度小于漏极区214的掺杂浓度，沟道区216的上表面与牺牲层222的上表面相齐平。
S608，采用外延工艺于沟道区的上表面形成源极区。
具体地，采用外延掺杂工艺(或外延工艺、掺杂工艺)在沟道区216的上表面形成源极区218,其中，源极区218的掺杂浓度大于沟道216区的掺杂浓度。示例性的，源极区218的上表面与第二填充层224的上表面相齐平。
示例性的，垂直晶体管112的漏极区214和源极区218中掺杂的杂质离子浓度为1*1020cm-3，沟道区216中掺杂的杂质离子浓度为1*1018cm-3～1*1019cm-3。
在其他实施例中，也可以采用其他制备工艺形成垂直晶体管112的沟道区216和源极区218。
图18为另一实施例中半导体结构的制备方法的流程示意图，图19为图15对应的一实施例中形成第二导电层后半导体结构的剖面示意图，图20为图19对应的半导体结构沿第二方向的剖面示意图，如图18、图19、图20所示，在其中一个实施例中，采用外延掺杂工艺于第一导电层302上形成垂直晶体管112的漏极区214之后，还包括：
S702，去除牺牲层。
S704，于沟道区的侧壁形成环绕沟道区的介质层。
具体地，在沟道区216的侧壁形成环绕沟道区216的介质层310，介质层310的上表面和沟道区216的上表面位于同一水平面。示例性的，介质层310的构成材料包括二氧化硅、低k栅介质材料或高k栅介质材料中的一种。
S706，于介质层远离沟道区的侧壁形成第二导电层。
具体地，在介质层310远离沟道区216的侧壁形成第二导电层118，第二导电层118的上表面和沟道区216的上表面位于同一水平面。所述第二导电层118包括第二导电结构312和第三导电结构314，其中，第二导电结构312和第三导电结构314的构成材料和结构相同。介质层310远离沟道区216的侧壁包括在第一方向上相对存在的第一侧壁和在第二方向上相对存在的第二侧壁，第二导电结构312形成于第二侧壁的表面上，且沿第二方向延伸，第三导电结构314形成于第一侧壁的表面上，第二导电结构312在第二方向上的厚度大于第三导电结构314在第一方向上的厚度。在第一方向上，相邻垂直晶体管112之间存在缝隙。示例性的，第二导电层118包括自介质层310的侧壁向远离介质层310的方向叠置的氮化钛层和钨金属层，其中，氮化钛层和钨金属层的上表面相齐平；此时，第二导电结构312和第三导电结构314的区别在于，第二导电结构312中钨金属层在第二方向上的厚度大于第三导电结构314中的钨金属层在第一方向上的厚度。示例性的，第二导电层118的构成材料至少包括金属材料或金属氮化物材料中的一种，其中，当第二导电层118的构成材料包括金属材料时，金属材料的种类至少为一种。
继续参见图19和图20，在其中一个实施例中，去除牺牲层222之前，还包括：于源极区218上形成源极保护层116；于沟道区216的侧壁形成环绕沟道区216的介质层310，包括：采用热氧工艺形成所述介质层310。通过形成源极保护层116避免热氧化工艺从源极区218的上方影响源极区218的性能，位于源极区218侧壁的第二填充层224避免热氧化工艺从源极区218的侧壁影响源极区218的性能；第一导电层302上的第一填充层220使得热氧化工艺不会影响第一导电层302的性能。示例性的，源极保护层116的构成材料至少包括氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)或氧化物(例如二氧化硅)中的一种。
图21为一实施例中步骤S702的流程示意图，在其中一个实施例中，步骤S702包括：
S802，于叠层结构中形成多个相邻的第二沟槽，以得到牺牲图形层。
具体地，于叠层结构114中形成多个相邻的第二沟槽120，以得到由剩余牺牲层222构成的牺牲图形层；所述第二沟槽120贯穿第二填充层224并暴露出第一填充层220的部分表面，所述第二沟槽120沿第二方向延伸，且沿第一方向平行排布；示例性的，第二沟槽120的侧壁与源极区218的侧壁之间具有部分第二填充层224。所述剩余牺牲层222包括位于沟道区216的侧壁与相邻第二沟槽120的侧壁之间的牺牲层222(在第一方向上，沟道区216的侧壁与第二沟槽120的侧壁之间的牺牲层222，该位置的牺牲层222被去除后填充形成介质层310和第三导电结构314)以及位于相邻第二沟槽120之间的牺牲层222(在第二方向上，相邻沟道区216的侧壁之间的牺牲层222，该位置的牺牲层222被去除后填充形成介质层310和第二导电结构312)。
S804，通过第二沟槽去除牺牲图形层。
通过第二沟槽120去除牺牲图形层，得到空隙结构，该空隙结构后续填充介质层310和第二导电层118，其中，介质层310和第二导电层118沿沟道区216的侧壁向远离沟道区的方向叠置。
图22为图19对应的一实施例中形成电容结构后半导体结构的剖面示意图，图23为图22对应的半导体结构沿第二方向的剖面示意图，如图22、图23所示，在其中一个实施例中，采用外延掺杂工艺于第一导电层302上形成垂直晶体管112的漏极区214之后，还包括：于垂直晶体管112上形成电容结构122，所述电容结构122与源极区218电连接。可以理解的是，电容结构122包括下电极316、位于下电极316远离源极区218的表面上的电容介质层318和位于电容介质层318表面上的上电极320。
如图22、图23所示，在其中一个实施例中，于介质层310远离沟道区216的侧壁形成第二导电层118之后，还包括：于第二沟槽120中填充形成第二隔离结构124，所述第二隔离结构124填满第二沟槽120；其中，第二隔离结构124的上表面高于源极区218的上表面。可以理解的是，电容结构122的下电极316通过贯穿第二隔离结构124的电容接触结构126与源极区218电连接。可以理解的是，在形成第二隔离结构124之前可以去除源极保护层116，也可以保留源极保护层116，当保留源极保护层116时，电容接触结构126贯穿源极保护层116。示例性的，第二隔离结构124的构成材料至少包括氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)或氧化物(例如二氧化硅)中的一种。
在其中一个实施例中，半导体结构包括存储器件，第一导电结构108为所述存储器件的位线，第二导电结构312为所述存储器件的字线。
应该理解的是，虽然图1、图2、图4、图7、图12、图17、图18、图21的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图2、图4、图7、图12、图17、图18、图21中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
如图3、图22、图23所示，本申请还提供一种半导体结构，采用如上述任一项所述的半导体结构的制备方法而得到，所述半导体结构包括：基底102、和隔离层106；基底102的上表层包括多个相邻的金属硅化物层304和位于金属硅化物层304上表面的第一导电层302，所述第一导电层302沿第一方向延伸，且沿第二方向平行排布；该基底102上表层之外的部分(衬底)可以采用硅基底，即未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)，也可以采用绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。这里的上表层指的是基底102表面与向基底102内部延伸预设厚度后得到的内表面之间的部分。作为示例，在本实施例中，基底102的构成材料选用单晶硅。隔离层106位于相邻第一导电层302之间，所述隔离层106的上表面与金属硅化物层304的下表面相齐平；其中，第一方向和第二方向相交，金属硅化物层304和第一导电层302构成第一导电结构108，第一导电层302的电阻率大于金属硅化物层304的电阻率。
上述半导体结构，在制备过程中通过对第一导电层下表面的硅材料层进行处理形成金属硅化物层，其中，第一导电层的电阻率大于金属硅化物层的电阻率，得到由金属硅化物层和第一导电层构成的第一导电结构，与第一导电层形成的导电结构相比，第一导电结构的电阻较小，半导体结构的性能较好，当半导体结构为存储器件，第一导电结构为所述存储器件的位线结构时，存储器件的存储性能得到提高。
在其中一个实施例中，隔离层106的构成材料至少包括氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)或氧化物(例如二氧化硅)中的一种。
在其中一个实施例中，第一导电层302包括硅掺杂层。示例性的，硅掺杂层中掺杂的杂质离子浓度为1*1020cm-3。
如图22、图23所示，在其中一个实施例中，半导体结构还包括：第三填充层306，位于隔离层106的上表面，第三填充层306的上表面与第一导电层302的上表面相齐平。示例性的，第三填充层306的构成材料至少包括氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)或氧化物(例如二氧化硅)中的一种。可以理解的是，隔离层106和第三填充层306共同构成位于第一导电结构108之间的第一隔离结构110。
如图22、图23所示，在其中一个实施例中，半导体结构还包括：垂直晶体管112；垂直晶体管112的漏极区214位于第一导电层302上，且与第一导电层302电连接；垂直晶体管112包括位于漏极区214上表面的沟道区216和位于沟道区216上表面的源极区218。
如图15、图22、图23所示，在其中一个实施例中，垂直晶体管112包括：介质层310和第二导电层118。介质层310环绕沟道区216的侧壁；第二导电层118位于介质层310远离沟道区216的侧壁上，介质层310的上表面、第二导电层118的上表面和沟道区216的上表面位于同一水平面。所述第二导电层118包括第二导电结构312和第三导电结构314，其中，第二导电结构312和第三导电结构314的构成材料和结构相同。介质层310远离沟道区216的侧壁包括在第一方向上相对存在的第一侧壁和在第二方向上相对存在的第二侧壁，第二导电结构312形成于第二侧壁的表面上，且沿第二方向延伸，第三导电结构314形成于第一侧壁的表面上，第二导电结构312在第二方向上的厚度大于第三导电结构314在第一方向上的厚度。在第一方向上，相邻垂直晶体管112之间隔离(即存在第二隔离结构124)。示例性的，第二导电层118包括自介质层310的侧壁向远离介质层310的方向叠置的氮化钛层和钨金属层，其中，氮化钛层和钨金属层的上表面相齐平；此时，第二导电结构312和第三导电结构314的区别在于，第二导电结构312中钨金属层在第二方向上的厚度大于第三导电结构314中的钨金属层在第一方向上的厚度。示例性的，第二导电层118的构成材料至少包括金属材料或金属氮化物材料中的一种，其中，当第二导电层118的构成材料包括金属材料时，金属材料的种类至少为一种。
在其中一个实施例中，半导体结构还包括：电容结构122，位于垂直晶体管112上，且与垂直晶体管112的源极区218电连接。可以理解的是，电容结构122包括下电极316、位于下电极316远离源极区218的表面上的电容介质层318和位于电容介质层318表面上的上电极320。
在其中一个实施例中，半导体结构还包括：第二隔离结构124，位于相邻垂直晶体管112之间，所述第二隔离结构124沿第二方向延伸，且沿第一方向平行排布，其中，第二隔离结构124的上表面高于源极区218的上表面。示例性的，第二隔离结构124的构成材料至少包括氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)或氧化物(例如二氧化硅)中的一种。可以理解的是，电容结构122的下电极316通过贯穿第二隔离结构124的电容接触结构126与源极区218电连接。
在其中一个实施例中，半导体结构包括存储器件，第一导电结构108为所述存储器件的位线，第二导电结构312为所述存储器件的字线。
本申请实施例还提供了一种电子设备，包括前面任一所述的半导体结构。该电子设备可以包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或智能移动终端。本申请实施例对上述电子设备的具体形式不做特殊限制。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请实施例构思的前提下，还可以做出若干变形和改进，这些都属于本申请实施例的保护范围。因此，本申请实施例专利的保护范围应以所附权利要求为准。
Claims (19)
1.一种半导体结构的制备方法，其特征在于，包括：
提供基底，所述基底的上表层包括硅材料层及位于所述硅材料层上表面的导电材料层；
对所述导电材料层进行图形化处理，以得到多个相邻的第一导电层及位于相邻所述第一导电层之间的第一沟槽，所述第一导电层沿第一方向延伸，且沿第二方向平行排布，所述第一沟槽贯穿所述硅材料层并延伸至所述基底中；
于所述第一沟槽中形成隔离层，所述隔离层的上表面与所述硅材料层的下表面相齐平；
对所述硅材料层进行处理以形成金属硅化物层；
其中，所述第一方向和所述第二方向相交，所述金属硅化物层和所述第一导电层构成第一导电结构，所述第一导电层的电阻率大于所述金属硅化物层的电阻率。
2.根据权利要求1所述的制备方法，其特征在于，所述第一导电层包括硅掺杂层，所述对所述硅材料层进行处理以形成金属硅化物层之后，还包括：
采用外延掺杂工艺于所述第一导电层上形成垂直晶体管的漏极区；
其中，所述漏极区与所述第一导电层电连接；所述垂直晶体管包括位于所述漏极区上表面的沟道区和位于所述沟道区上表面的源极区。
3.根据权利要求2所述的制备方法，其特征在于，所述采用外延掺杂工艺于所述第一导电层上形成垂直晶体管的漏极区，包括：
于所述第一导电层上形成叠层结构，所述叠层结构包括自第一导电层向上叠置的第一填充层、牺牲层、第二填充层，所述叠层结构中开设有多个第一通孔，所述第一通孔贯穿所述叠层结构并暴露出所述第一导电层的部分表面；
采用外延掺杂工艺于所述第一通孔中形成所述漏极区；
其中，所述漏极区的上表面与所述第一填充层的上表面相齐平。
4.根据权利要求3所述的制备方法，其特征在于，所述采用外延掺杂工艺于所述第一通孔中形成所述漏极区之后，还包括：
采用外延工艺于所述漏极区的上表面形成所述沟道区，所述沟道区的掺杂浓度小于所述漏极区的掺杂浓度，所述沟道区的上表面与所述牺牲层的上表面相齐平；
采用外延工艺于所述沟道区的上表面形成所述源极区，所述源极区的掺杂浓度大于所述沟道区的掺杂浓度。
5.根据权利要求3所述的制备方法，其特征在于，所述采用外延掺杂工艺于所述第一导电层上形成所述垂直晶体管的漏极区之后，还包括：
去除所述牺牲层；
于所述沟道区的侧壁形成环绕所述沟道区的介质层；
于所述介质层远离所述沟道区的侧壁形成第二导电层，所述第二导电层包括第二导电结构，所述第二导电结构沿所述第二方向延伸；
其中，所述介质层的上表面、所述第二导电层的上表面和所述沟道区的上表面位于同一水平面。
6.根据权利要求5所述的制备方法，其特征在于，所述去除所述牺牲层，包括：
于所述叠层结构中形成多个相邻的第二沟槽，以得到由剩余牺牲层构成的牺牲图形层，所述剩余牺牲层包括位于所述沟道区的侧壁与相邻所述第二沟槽的侧壁之间的牺牲层以及位于相邻所述第二沟槽之间的牺牲层，所述第二沟槽贯穿所述第二填充层并暴露出所述第一填充层的部分表面，所述第二沟槽沿所述第二方向延伸，且沿所述第一方向平行排布；
通过所述第二沟槽去除所述牺牲图形层。
7.根据权利要求6所述的制备方法，其特征在于，所述于所述介质层远离所述沟道区的侧壁形成第二导电层之后，还包括：
于所述第二沟槽中填充形成第二隔离结构，所述第二隔离结构填满所述第二沟槽；
其中，所述第二隔离结构的上表面高于所述源极区的上表面。
8.根据权利要求5所述的制备方法，其特征在于，所述去除所述牺牲层之前，还包括：
于所述源极区上形成源极保护层；
所述于所述沟道区的侧壁形成环绕所述沟道区的介质层，包括：
采用热氧工艺形成所述介质层。
9.根据权利要求2所述的制备方法，其特征在于，所述采用外延掺杂工艺于所述第一导电层上形成垂直晶体管的漏极区之后，还包括：
于所述垂直晶体管上形成电容结构，所述电容结构与所述源极区电连接。
10.根据权利要求1所述的制备方法，其特征在于，所述提供基底，所述基底的上表层包括硅材料层及位于所述硅材料层上表面的导电材料层，包括：
提供硅基底；
采用离子注入于所述硅基底的上表层形成所述导电材料层；
其中，所述硅基底靠近所述导电材料层的部分为所述硅材料层。
11.根据权利要求1所述的制备方法，其特征在于，所述对所述导电材料层进行图形化处理，以得到多个相邻的第一导电层及位于相邻所述第一导电层之间的第一沟槽，包括：
于所述导电材料层上形成图形化掩膜层，所述图形化掩膜层定义出所述第一导电层的形状和位置；
以所述图形化掩膜层为掩膜对所述导电材料层进行图形化处理，以得到所述第一导电层。
12.根据权利要求1所述的制备方法，其特征在于，所述于所述第一沟槽中形成隔离层，包括：
于所述第一沟槽中形成隔离材料层，所述隔离材料层的上表面与所述第一导电层的下表面相齐平；
于所述第一导电层的顶部和侧壁形成保护层；
去除所述第一沟槽中位于所述硅材料层的上表面与所述硅材料层的下表面之间的所述隔离材料层，以得到由剩余所述隔离材料层构成的所述隔离层。
13.根据权利要求12所述的制备方法，其特征在于，所述对所述硅材料层进行处理以形成金属硅化物层之后，还包括：
去除所述保护层；
于所述隔离层上形成第三填充层，所述第三填充层的上表面与所述第一导电层的上表面相齐平。
14.根据权利要求1所述的制备方法，其特征在于，所述对所述硅材料层进行处理以形成金属硅化物层，包括：
于所述隔离层上形成预设厚度的金属材料层；
在预设温度下进行退火工艺，以使所述硅材料层与所述金属材料层反应形成所述金属硅化物层。
15.一种半导体结构，其特征在于，采用如权利要求1-14任一项所述的半导体结构的制备方法而得到，所述半导体结构包括：
基底，所述基底的上表层包括多个相邻的金属硅化物层和位于所述金属硅化物层上表面的第一导电层，所述第一导电层沿第一方向延伸，且沿第二方向平行排布；
隔离层，位于相邻所述第一导电层之间，所述隔离层的上表面与所述金属硅化物层的下表面相齐平；
其中，所述第一方向和所述第二方向相交，所述金属硅化物层和所述第一导电层构成第一导电结构，所述第一导电层的电阻率大于所述金属硅化物层的电阻率。
16.根据权利要求15所述的半导体结构，其特征在于，所述第一导电层包括硅掺杂层，所述半导体结构还包括：
垂直晶体管，所述垂直晶体管的漏极区位于所述第一导电层上，且与所述第一导电层电连接；
其中，所述垂直晶体管包括位于所述漏极区上表面的沟道区和位于所述沟道区上表面的源极区。
17.根据权利要求16所述的半导体结构，其特征在于，所述垂直晶体管还包括：
介质层，所述介质层环绕所述沟道区的侧壁；
第二导电层，所述第二导电层位于所述介质层远离所述沟道区的侧壁上，所述第二导电层包括第二导电结构，所述第二导电结构沿所述第二方向延伸；
其中，所述介质层的上表面、所述第二导电层的上表面和所述沟道区的上表面位于同一水平面。
18.根据权利要求16或17所述的半导体结构，其特征在于，还包括：
电容结构，位于所述垂直晶体管上，且与所述源极区电连接。
19.一种电子设备，其特征在于，包括如权利要求15至18任一所述的半导体结构。
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