CN116487327A - 半导体结构及其制备方法 - Google Patents

半导体结构及其制备方法 Download PDF

Info

Publication number
CN116487327A
CN116487327A CN202210048953.XA CN202210048953A CN116487327A CN 116487327 A CN116487327 A CN 116487327A CN 202210048953 A CN202210048953 A CN 202210048953A CN 116487327 A CN116487327 A CN 116487327A
Authority
CN
China
Prior art keywords
work function
layer
substrate
groove
material layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210048953.XA
Other languages
English (en)
Inventor
张世明
文浚硕
肖德元
金若兰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210048953.XA priority Critical patent/CN116487327A/zh
Priority to PCT/CN2022/084782 priority patent/WO2023134029A1/zh
Priority to US17/893,209 priority patent/US20230275130A1/en
Publication of CN116487327A publication Critical patent/CN116487327A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Element Separation (AREA)

Abstract

本申请实施例涉及一种半导体结构及其制备方法。该方法包括：提供基底，基底中开设有第一沟槽；于第一沟槽内形成第一介质层及保护材料层；第一介质层位于保护材料层与基底之间，第一介质层的上表面低于基底的上表面，以暴露出第一沟槽的部分侧壁；于第一沟槽暴露出的侧壁形成第二介质层，第二介质层与保护材料层之间形成有第二沟槽，且第二介质层与第一介质层相接触；于第二沟槽内填充形成功函数结构，功函数结构包括第一功函数层和第二功函数层；其中，第二功函数层位于第一功函数层的上表面，且第二功函数层的功函数小于第一功函数层的功函数。在不改变电阻的情况下，降低了半导体结构的漏电流，提高了半导体结构的电稳定性和性能。

Description

半导体结构及其制备方法
技术领域
本申请实施例涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
垂直全包围栅极晶体管(VGAA，Vertical Gate-all-around)中，晶体管的沟槽区在垂直于衬底表面的方向上延伸，这有利于提高具有该晶体管的半导体结构的面积利用率，实现特征尺寸的进一步缩小，但是晶体管的漏电流较大，进而影响半导体结构的性能，在使用垂直全包围栅极晶体管的同时，如何提高半导体结构的性能成为亟需解决的问题。
发明内容
本申请实施例提供了一种半导体结构及其制备方法，可以优化垂直全包围栅极晶体管的漏电流，达到降低垂直全包围栅极晶体管的漏电流，提高半导体结构的性能的目的。
本申请提供一种半导体结构的制备方法，包括：
提供基底，基底中开设有第一沟槽；
于第一沟槽内形成第一介质层及保护材料层；第一介质层位于保护材料层与基底之间，第一介质层的上表面低于基底的上表面，以暴露出第一沟槽的部分侧壁；
于第一沟槽暴露出的侧壁形成第二介质层，第二介质层与保护材料层之间形成有第二沟槽，且第二介质层与第一介质层相接触；
于第二沟槽内填充形成功函数结构，功函数结构包括第一功函数层和第二功函数层；
其中，第二功函数层位于第一功函数层的上表面，且第二功函数层的功函数小于第一功函数层的功函数。
在其中一个实施例中，于第一沟槽内形成第一介质层及保护材料层包括：
于第一沟槽的内壁形成第一介质材料层；
去除第一沟槽底部的第一介质材料层；
于第一沟槽内填满保护材料层；
去除临近基底上表面的部分第一介质材料层，保留的第一介质材料层即为第一介质层。
在其中一个实施例中，基底包括硅基底；第一沟槽的底部暴露出部分硅基底，去除第一沟槽底部的第一介质材料层之后还包括：
向第一沟槽的底部注入第一金属材料；
进行退火工艺，以使第一金属材料与硅基底反应生成金属硅化物；
其中，相邻第一沟槽底部的金属硅化物相接触。
在其中一个实施例中，基底内还包括位于相邻第一沟槽之间的有源柱体，第二介质层包括第一氧化硅层，于第一沟槽暴露出的侧壁形成第二介质层包括：
采用热氧化工艺于第一沟槽的侧壁生长第一氧化硅层。
在其中一个实施例中，第二介质层的底部与第一方向的夹角大于0度且小于或等于90度；
其中，第一方向指的是第一沟槽的底部指向第一沟槽的开口的方向。
在其中一个实施例中，于第二沟槽内填充形成功函数结构包括：
于第二沟槽中填满第一功函数材料层；
去除多余的第一功函数材料层，得到第一功函数结构，第一功函数结构的上表面低于基底的上表面；
于第一功函数结构的上表面形成第二功函数材料层，第二功函数材料层的上表面不低于基底的上表面，第二功函数材料层包括第二金属材料；
采用退火工艺以使第二金属材料扩散到第一功函数结构的上部形成第二功函数层，同时得到由剩余第一功函数结构构成的第一功函数层。
在其中一个实施例中，采用退火工艺之后还包括：
去除第二功函数层上表面的第二功函数材料层。
在其中一个实施例中，功函数结构还包括位于第二功函数层上表面的第三功函数层，采用退火工艺之后还包括：
去除第二功函数层上表面的部分第二功函数材料层，得到由剩余第二功函数材料层构成的第三功函数层。
在其中一个实施例中，第一功函数材料层包括第三金属材料，第三金属材料的功函数大于第二金属材料的功函数。
在其中一个实施例中，第三金属材料包括金属钛，第二金属材料包括金属镧、金属锆、金属铪、金属铝中的至少一种。
在其中一个实施例中，第二功函数层的高度大于或等于第一功函数的高度。
在其中一个实施例中，功函数结构的上表面低于基底的上表面，于第二沟槽内填充形成功函数结构之后还包括：
于功函数结构的上表面形成隔离材料层，隔离材料层的上表面不低于基底的上表面。
在其中一个实施例中，隔离材料层和保护材料层是由同种材料构成的。
本申请还提供一种半导体结构，包括：
基底，基底中开设有第一沟槽；
保护材料层，位于第一沟槽内；
第一介质层，位于第一沟槽的侧壁，且位于保护材料层与基底之间；
第二介质层，位于第一沟槽的侧壁，且与第一介质层相接触，并位于保护材料层与基底之间，第二介质层与保护材料层之间具有第二沟槽；
功函数结构，位于第二沟槽中，功函数结构包括第一功函数层和第二功函数层；
其中，第二功函数层位于第一功函数层的上表面，且第二功函数层的功函数小于第一功函数层的功函数。
在其中一个实施例中，第二介质层的底部与第一方向的夹角大于0度且小于或等于90度；
其中，第一方向指的是第一沟槽的底部指向第一沟槽的开口的方向。
在其中一个实施例中，第二功函数层包括第二金属材料，第一功函数层包括第三金属材料，第三金属材料的功函数大于第二金属材料的功函数。
在其中一个实施例中，第三金属材料包括金属钛，第二金属材料包括金属镧、金属锆、金属铪、金属铝中的至少一种。
在其中一个实施例中，功函数结构还包括：
第三功函数层，第三功函数层位于第二功函数层的上表面；其中，第三功函数层包括第二金属材料。
在其中一个实施例中，功函数结构的上表面低于基底的上表面，半导体结构还包括：
隔离材料层，位于功函数结构的上表面，隔离材料层的上表面不低于基底的上表面。
在其中一个实施例中，第二功函数层的高度大于或等于所述第一功函数的高度。
上述半导体结构的制备方法中，基底中开设有第一沟槽，第一沟槽内形成有保护材料层，以及位于保护材料层与基底之间的第一介质层，位于第一沟槽暴露的侧壁且与第一介质层相接触的第二介质层，第二介质层与保护材料层之间形成有第二沟槽，第二沟槽内填充形成有功函数结构，功函数结构包括第一功函数层和位于第一功函数层上表面的第二功函数层，且第二功函数层的功函数小于第一功函数层的功函数的第二功函数层，在不改变电阻的情况下，降低了以功函数结构为栅极结构的半导体结构的漏电流，提高了半导体结构的电稳定性和性能。
上述半导体结构中，基底中开设有第一沟槽，保护材料层位于第一沟槽内，第一介质层位于保护材料层与基底之间，位于第一沟槽暴露的侧壁且与第一介质层相接触的第二介质层，第二介质层与保护材料层之间形成有第二沟槽，功函数结构位于第二沟槽内，功函数结构包括第一功函数层和位于第一功函数层上表面的第二功函数层，且第二功函数层的功函数小于第一功函数层的功函数的第二功函数层，在不改变电阻的情况下，降低了以功函数结构为栅极结构的半导体结构的漏电流，提高了半导体结构的电稳定性和性能。
附图说明
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体结构的制备方法的流程示意图；
图2为一实施例中步骤S104的流程示意图；
图3为另一实施例中半导体结构的制备方法的流程示意图；
图4为一实施例中形成金属硅化物后半导体结构的剖面示意图；
图5为图4对应的一实施例中形成保护材料层后半导体结构的剖面示意图；
图6为图5对应的一实施例中形成第一介质层后半导体结构的剖面示意图；
图7为图6对应的一实施例中形成第二介质层后半导体结构的剖面示意图；
图8为一实施例中步骤S108的流程示意图；
图9为图7对应的一实施例中形成第一功函数材料层后半导体结构的剖面示意图；
图10为图9对应的一实施例中形成第一功函数结构后半导体结构的剖面示意图；
图11为图10对应的一实施例中形成第二功函数材料层后半导体结构的剖面示意图；
图12为图11对应的一实施例中形成第二功函数层后半导体结构的剖面示意图；
图13为一实施例中形成隔离材料层后半导体结构的剖面示意图；
图14为另一实施例中形成隔离材料层后半导体结构的剖面示意图。
附图标记说明：
102、基底；104、第一沟槽；106、第一介质材料层；108、阻挡层；110、硬掩膜层；112、金属硅化物；114、位线结构；116、保护材料层；118、第二介质层；120、第二沟槽；122、第一功函数材料层；124、第二功函数材料层；126、功函数结构；128、隔离材料层；202、第一介质层；204、第一功函数结构；206、第二功函数层；208、第一功函数层；210、第三功函数层；212、漂移区；214、第一部分；216、第二部分。
具体实施方式
为了便于理解本申请实施例，下面将参照相关附图对本申请实施例进行更全面的描述。附图中给出了本申请实施例的首选实施例。但是，本申请实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请实施例的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请实施例的技术领域的技术人员通常理解的含义相同。本文中在本申请实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本申请实施例的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本申请实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请实施例的限制。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一介质层称为第二介质层，且类似地，可将第二介质层称为第一介质层。第一介质层和第二介质层两者都是介质层，但其不是同一介质层。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本申请的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
图1为一实施例中半导体结构的制备方法的流程示意图，如图1所示，在本实施例中，提供一种半导体结构的制备方法，包括：
S102，提供开设有第一沟槽的基底。
具体的，提供基底，基底中开设有第一沟槽，基底可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，基底的构成材料选用单晶硅。
S104，在第一沟槽中形成保护材料层及位于保护材料层与基底之间的第一介质层。
具体的，在第一沟槽内分别形成第一介质层和保护材料层，其中，第一介质层位于保护材料层与基底之间，第一介质层的上表面低于基底的上表面，从而暴露出第一沟槽的部分侧壁。可以理解的是，第一介质层位于第一沟槽远离开口位置的侧壁上，第一沟槽靠近开口位置的侧壁暴露出来未被第一介质层覆盖。示例性的，第一介质层可以沿第一沟槽的侧壁延伸覆盖在第一沟槽的底部，也可以仅覆盖在第一沟槽远离开口位置的侧壁上。
S106，于第一沟槽暴露的侧壁形成第二介质层。
于第一沟槽暴露出的侧壁形成第二介质层，第二介质层与保护材料层之间形成有第二沟槽，且第二介质层与第一介质层相接触。具体的，在第一沟槽靠近开口位置未被第一介质层覆盖的侧壁上形成第二介质层，第二介质层与位于第一沟槽侧壁的第一介质层相接触，并且，第二介质层与第一沟槽中的保护材料层之间的空隙为第二沟槽。
S108，于第二沟槽中形成功函数结构。
具体的，在第二沟槽内填充形成功函数结构，功函数结构包括第一功函数层和第二功函数层；其中，第二功函数层位于第一功函数层的上表面，且第二功函数层的功函数小于第一功函数层的功函数，该功函数结构可以作为晶体管的栅极结构以及存储器件的字线结构，第二功函数结构的功函数低于第一功函数层的功函数。
上述半导体结构的制备方法中，基底中开设有第一沟槽，第一沟槽内形成有保护材料层，以及位于保护材料层与基底之间的第一介质层，位于第一沟槽暴露的侧壁且与第一介质层相接触的第二介质层，第二介质层与保护材料层之间形成有第二沟槽，第二沟槽内填充形成有功函数结构，功函数结构包括第一功函数层和位于第一功函数层上表面的第二功函数层，且第二功函数层的功函数小于第一功函数层的功函数，在不改变电阻的情况下，降低了以功函数结构为栅极结构的半导体结构的漏电流，提高了半导体结构的电稳定性和性能。
图2为一实施例中步骤S104的流程示意图，图3为另一实施例中半导体结构的制备方法的流程示意图，图4为一实施例中形成金属硅化物后半导体结构的剖面示意图，图5为图4对应的一实施例中形成保护材料层后半导体结构的剖面示意图，图6为图5对应的一实施例中形成第一介质层后半导体结构的剖面示意图；如图2、图3、图4、图5、图6所示，在其中一个实施例中，步骤S104包括：
S202，于第一沟槽的内壁形成第一介质材料层。
如图4所示，首先，提供基底102，基底102中具有第一沟槽104；其次，在第一沟槽104的侧壁和底部形成第一介质材料层106，第一沟槽104侧壁之间的第一介质材料层106之间不接触。示例性的，第一介质材料层106的构成材料包括氮化物、氧化物、氮氧化物中的一种或多种，例如二氧化硅、氮化硅、氮氧化硅，例如第一介质材料层106的构成材料为二氧化硅。
如图4所示，在其中一个实施例中，半导体结构的制备方法还包括：于基底102上形成阻挡层108，通过阻挡层108可以隔离相邻第一沟槽104之间基底102(有源柱体)，避免后续形成金属硅化物过程中影响相邻第一沟槽104之间基底102(有源柱体)。示例性的，阻挡层108的构成材料包括氮化物、氧化物、氮氧化物中的一种或多种，例如二氧化硅、氮化硅、氮氧化硅。
在其中一个实施例中，半导体结构的制备方法还包括：于基底102上形成硬掩膜层110，通过硬掩膜层110可以定义出第一沟槽104的形貌和位置，硬掩膜层110同时可以作为形成金属硅化物过程中的隔离结构，进一步避免形成金属硅化物过程中影响相邻第一沟槽104之间基底102(有源柱体)。示例性的，硬掩膜层110形成于阻挡层108的上表面。示例性的，硬掩膜层110的构成材料包括氮化物、氧化物、氮氧化物中的一种或多种，例如二氧化硅、氮化硅、氮氧化硅。可以理解的是，硬掩膜层110和阻挡层108的构成材料可以相同，也可以不同，例如硬掩膜层110的构成材料为氮化硅，阻挡层108的构成材料为二氧化硅。
S204，去除第一沟槽底部的第一介质材料层。
如图4所示，采用刻蚀工艺去除第一沟槽104底部的第一介质材料层106，当基底102上形成有阻挡层108和/或硬掩膜层110时，阻挡层108和/或硬掩膜层110可以作为刻蚀阻挡结构避免刻蚀过程对相邻第一沟槽104之间基底102(有源柱体)的损伤，起到保护基底102的作用。
如图3、图4所示，在其中一个实施例中，基底102包括硅基底；第一沟槽104的底部暴露出部分硅基底，步骤S204之后还包括：
S302，向第一沟槽的底部注入第一金属材料。
具体的，通过离子注入工艺向第一沟槽104底部暴露的硅基底注入第一金属材料，其中，离子注入工艺的注入角度、注入深度、注入剂量是根据实际需要设置的，示例性的，第一金属材料包括金属钴、金属钨、金属铝、金属钛中的一种或者多种。
S304，进行退火工艺，以使第一金属材料与硅基底反应生成金属硅化物。
进行退火工艺，例如快速热退火工艺或离子体退火工艺，使得注入到硅基底的第一金属材料与硅基底反应生成金属硅化物112，其中，相邻第一沟槽104底部的金属硅化物112相接触，得到位于基底中的位线结构114。示例性的，通过步骤S302-S304形成金属硅化物112(位线结构114)可以在步骤S202之前进行。
S206，于第一沟槽内填满保护材料层。
如图5所示，在第一沟槽104中填满保护材料层116，即在第一沟槽104中未形成第一介质材料层106的部分填满保护材料层116，示例性的，保护材料层116的构成材料包括氮化物、氧化物、氮氧化物中的一种或多种，例如二氧化硅、氮化硅、氮氧化硅。可以理解的是，保护材料层116、硬掩膜层110和阻挡层108中可以至少存在一个的构成材料和其他不同，也可以均不相同，例如保护材料层116的构成材料为氮化硅。
S208，去除靠近基底表面的部分第一介质材料层，得到第一介质层。
如图6所示，采用干法刻蚀工艺和/或湿法刻蚀工艺去除临近基底上表面的部分第一介质材料层106，保留的第一介质材料层106即为第一介质层202。可以理解的是，当基底102上形成有阻挡层108和/或硬掩膜层110时，阻挡层108和/或硬掩膜层110在去除临近基底上表面的部分第一介质材料层106时起到保护相邻第一沟槽104之间基底102(有源柱体)的作用，同时阻挡层108和/或硬掩膜层110可以在与临近基底上表面的部分第一介质材料层106一起被去除掉，也可以在去除临近基底上表面的部分第一介质材料层106之后再去除。
图7为图6对应的一实施例中形成第二介质层后半导体结构的剖面示意图，如图7所示，在第一沟槽104未形成第一介质层202的侧壁形成第二介质层118，第二介质层118与第一介质层202相接触，并且第二介质层118与保护材料层116之间形成有第二沟槽120，即第二介质层118未填满保护材料层116与第一沟槽104之间的间隙。示例性的，第二介质层118的构成材料包括氮化物、氧化物、氮氧化物中的一种或多种，例如二氧化硅、氮化硅、氮氧化硅。可以理解的是，第二介质层118的构成材料可以与第一介质层202相同，也可以与第一介质层202不同。示例性的，第二介质层118沿第一沟槽104的侧壁延伸覆盖在基底102上，起到隔离有源柱体和外界环境的作用。
继续参考图7，在其中一个实施例中，基底102内还包括位于相邻第一沟槽104之间的有源柱体，第二介质层118包括第一氧化硅层，步骤S106包括：采用热氧化工艺于第一沟槽104的侧壁生长第一氧化硅层。与其他形成第二介质层118的方式相比，采用热氧化工艺形成第二介质层118的工艺步骤简单，操作方便，降低了半导体结构的生产成本。
继续参考图7，在其中一个实施例中，第二介质层118的底部与第一方向的夹角β大于0度且小于或等于90度；其中，第一方向指的是第一沟槽104的底部指向第一沟槽104的开口的方向。具体的，当第一介质层202的上表面与第一沟槽104的开口之间在第一方向上的距离D1和第一介质层202在第二方向上的宽度W1之间的比值小于或等于预设值时，进行热氧化工艺过程中氧化剂在第一介质层202上表面的浓度与氧化剂在第一沟槽顶部的浓度之间的差值可以忽略不计，此时，第二介质层118的底部与第二方向平行，夹角β等于90度，其中，第二方向指的是相邻第一沟槽104的连线方向，且第二方向垂直于第一方向。当第一介质层202的上表面与第一沟槽104的开口之间在第一方向上的距离D1和第一介质层202在第二方向上的宽度W1之间的比值大于预设值时，进行热氧化工艺过程中氧化剂在第一介质层202上表面的浓度与氧化剂在第一沟槽顶部的浓度之间的差值较大，此时，第二介质层118的底部宽度小于第二介质层118的顶部宽度，这里的宽度指的是第二介质层沿第二方向的宽度，第二介质层118的底部与第一方向之间具有倾斜的夹角，夹角β大于0度且小于90度。
图8为一实施例中步骤S108的流程示意图，图9为图7对应的一实施例中形成第一功函数材料层后半导体结构的剖面示意图，图10为图9对应的一实施例中形成第一功函数结构后半导体结构的剖面示意图，图11为图10对应的一实施例中形成第二功函数材料层后半导体结构的剖面示意图，图12为图11对应的一实施例中形成第二功函数层后半导体结构的剖面示意图。如图8、图9、图10、图11、图12所示，在其中一个实施例中，步骤S108包括：
S402，于第二沟槽中填满第一功函数材料层。
如图9所示，在第二沟槽102中填满第一功函数材料层122，示例性的，第一功函数材料层122的上表面高于或等于基底102的上表面。
S404，去除多余的第一功函数材料层，得到上表面低于基底上表面的第一功函数结构。
如图10所示，通过刻蚀工艺去除第二沟槽120中多余的第一功函数材料层122，得到由第二沟槽120内剩余的第一功函数材料层122形成的第一功函数结构204，第一功函数结构204的上表面低于基底102的上表面。可以理解的是，当第一功函数材料层122的上表面高于或等于基底102的上表面时，可以在去除第二沟槽120中多余的第一功函数材料层122的同时，完全去除位于基底102上的第一功函数材料层122，也可以在去除第二沟槽120中多余的第一功函数材料层122的同时，去除位于基底102上的部分第一功函数材料层122，然后在形成第一功函数结构204后去除基底102上剩余的第一功函数材料层122。
S406，于第一功函数结构的上表面形成包括第二金属材料的第二功函数材料。
如图11所示，在第一功函数结构204的上表面形成第二功函数材料层124，第二功函数材料层124包括第二金属材料，即第二功函数材料层124填充在未形成第一功函数结构204的第二沟槽120中，其中，第二功函数材料层124在第一方向上的高度T1只要满足后续形成功函数结构的需要即可。在其中一个实施例中，第二功函数材料层124的上表面不低于基底102的上表面，即第二功函数材料层124的上表面高于基底102的上表面，或者第二功函数材料层124的上表面与基底102的上表面相齐平。
S408，采用退火工艺以使第二金属材料扩散到第一功函数结构的上部，得到第一功函数层和第二功函数层。
如图12所示，采用退火工艺(例如快速退火工艺或等离子体退火工艺等热处理工艺)，使得第二功函数材料层124中的第二金属材料扩散到第一功函数结构204的上部，形成第二功函数层206，同时得到由剩余第一功函数结构204构成的第一功函数层208，即第一功函数结构204中被第二金属材料扩散的部分形成第二功函数层206剩余部分为第一功函数层208。
图13为一实施例中形成隔离材料层后半导体结构的剖面示意图，如图13所示，在其中一个实施例中，步骤S408之后还包括：去除第二功函数层206上表面的第二功函数材料层124。
图14为另一实施例中形成隔离材料层后半导体结构的剖面示意图，如图14所示，在其中一个实施例中，功函数结构126还包括位于第二功函数层206上表面的第三功函数层210，步骤S408之后还包括：去除第二功函数层206上表面的部分第二功函数材料层124，得到由剩余第二功函数材料层124构成的第三功函数层210，第三功函数层210的功函数小于第二功函数层206的功函数，通过该设置可以进一步降低功函数结构126的功函数，达到进一步降低了以功函数结构126为栅极结构的半导体结构的漏电流，提高半导体结构的电稳定性和性能的目的。示例性的，第三功函数层210的上表面低于基底102的上表面。
在其中一个实施例中，第一功函数材料层122包括第三金属材料，第三金属材料的功函数大于第二金属材料的功函数。
在其中一个实施例中，第三金属材料包括金属钛，第二金属材料包括金属镧、金属锆、金属铪、金属铝中的至少一种。
在其中一个实施例中，第一功函数材料层122包括氮化钛材料层，第二功函数材料层124包括氧化镧材料层或氧化锆材料层。
如图13所示，在其中一个实施例中，在第一方向上，第二功函数层206的高度T2大于或等于第一功函数层208的高度T3。第二功函数层206的功函数小于第一功函数层208的功函数，在功函数结构126在第一方向上的高度不变的情况下，通过增加第二功函数层206的高度T2可以达到降低功函数结构126的功函数，提高半导体结构的电稳定性和性能的目的。示例性的，高度T2和高度T3的比值大于等于1且小于等于2，例如1、1.3、1.5、1.7、1.9、2.0等。
如图14所示，在其中一个实施例中，在第一方向上，第三功函数层210的高度T4大于或等于第二功函数层206的高度T2，且第三功函数层210的高度T4大于或等于第一功函数层208的高度T3。第三功函数层210的功函数小于第二功函数层206的功函数且小于第一功函数层208的功函数，在功函数结构126在第一方向上的高度不变的情况下，通过增加第三功函数层210的高度T4可以进一步达到降低功函数结构126的功函数，提高半导体结构的电稳定性和性能的目的。
如图13、图14所示，在其中一个实施例中，功函数结构126的上表面低于基底102的上表面，于第二沟槽120内填充形成功函数结构126之后还包括：于功函数结构126的上表面形成隔离材料层128，隔离材料层128的上表面不低于基底102的上表面，通过隔离结构层128可以隔离功函数结构126，进而消除外部环境对功函数结构126的影响。
在其中一个实施例中，隔离材料层128和保护材料层116是由同种材料构成的。
继续参考图14，在其中一个实施例中，半导体结构的制备方法还包括：于相邻第一沟槽104之间的有源柱体中形成源极区和漏极区，其中，位于相邻第一沟槽104中的功函数结构126之间的有源柱体为漂移区212，漂移区212与位线结构114之间的第一部分214以及漂移区与基底102上表面之间的第二部分216分别为源极区和漏极区，示例性的，漂移区212与位线结构114之间的第一部分214为漏极区，漂移区与基底102上表面之间的第二部分216为源极区。可以理解的是，源极区和漏极区可以在形成功函数结构126之前形成，也可以在形成功函数结构126之后形成，这里不作限制。
在其中一个实施例中，半导体结构的制备方法还包括：于隔离材料层128上形成电容结构，所述电容结构通过贯穿隔离材料层128的导电结构与功函数结构126电连接(图中未示出)。
应该理解的是，虽然图1、图2、图3、图8的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图2、图3、图8中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
如图4、图7、图13所示，本申请还提供一种半导体结构，包括：基底102、保护材料层116、第一介质层202、第二介质层118和功函数结构126，其中，基底102中开设有第一沟槽104；保护材料层116位于第一沟槽104内；第一介质层202位于第一沟槽104的侧壁，且位于保护材料层116与基底102之间；第二介质层118位于第一沟槽102的侧壁，且与第一介质层202相接触，并位于保护材料层116与基底102之间，第二介质层118与保护材料层116之间具有第二沟槽120；功函数结构126位于第二沟槽120中，功函数结构126包括第一功函数层208和第二功函数层206；其中，第二功函数层206位于第一功函数层208的上表面，且第二功函数层206的功函数小于第一功函数层208的功函数。
具体的，基底102可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，基底102的构成材料选用单晶硅。第一介质层202位于保护材料层116与基底102之间，第一介质层202的上表面低于基底102的上表面，从而暴露出第一沟槽104的部分侧壁。可以理解的是，第一介质层202位于第一沟槽104远离开口位置的侧壁上，第一沟槽104靠近开口位置的侧壁暴露出来未被第一介质层202覆盖。示例性的，第一介质层202可以沿第一沟槽104的侧壁延伸覆盖在第一沟槽104的底部，也可以仅覆盖在第一沟槽104远离开口位置的侧壁上。第二介质层118位于第一沟槽104靠近开口位置且未被第一介质层202覆盖的侧壁上，第二介质层118与位于第一沟槽104侧壁的第一介质层202相接触，并且，第二介质层118与第一沟槽104中的保护材料层116之间的空隙为第二沟槽120。功函数结构126位于第二沟槽120中，该功函数结构126可以作为晶体管的栅极结构以及存储器件的字线结构，第二功函数层206的功函数低于第一功函数层208的功函数。
上述半导体结构中，基底中开设有第一沟槽，保护材料层位于第一沟槽内，第一介质层位于保护材料层与基底之间，位于第一沟槽暴露的侧壁且与第一介质层相接触的第二介质层，第二介质层与保护材料层之间形成有第二沟槽，功函数结构位于第二沟槽内，功函数结构包括第一功函数层和位于第一功函数层上表面的第二功函数层，且第二功函数层的功函数小于第一功函数层的功函数，在不改变电阻的情况下，降低了以功函数结构为栅极结构的半导体结构的漏电流，提高了半导体结构的电稳定性和性能。
在其中一个实施例中，第一介质层202的构成材料包括氮化物、氧化物、氮氧化物中的一种或多种，例如二氧化硅、氮化硅、氮氧化硅，例如第一介质层202的构成材料为二氧化硅。
如图4所示，在其中一个实施例中，半导体结构还包括：阻挡层108，位于基底102上，通过阻挡层108可以隔离相邻第一沟槽104之间基底102(有源柱体)，避免后续形成金属硅化物过程中影响相邻第一沟槽104之间基底102(有源柱体)。示例性的，阻挡层108的构成材料包括氮化物、氧化物、氮氧化物中的一种或多种，例如二氧化硅、氮化硅、氮氧化硅。
在其中一个实施例中，半导体结构还包括：硬掩膜层110，位于基底102上，通过硬掩膜层110可以定义出第一沟槽104的形貌和位置，硬掩膜层110同时可以作为形成金属硅化物过程中的隔离结构，进一步避免形成金属硅化物过程中影响相邻第一沟槽104之间基底102(有源柱体)。示例性的，硬掩膜层110形成于阻挡层108的上表面。示例性的，硬掩膜层110的构成材料包括氮化物、氧化物、氮氧化物中的一种或多种，例如二氧化硅、氮化硅、氮氧化硅。可以理解的是，硬掩膜层110和阻挡层108的构成材料可以相同，也可以不同，例如硬掩膜层110的构成材料为氮化硅，阻挡层108的构成材料为二氧化硅。
在其中一个实施例中，基底102包括硅基底；第一沟槽104的底部暴露出部分硅基底，半导体结构还包括：金属硅化物112，位于第一沟槽104的底部，相邻第一沟槽104底部的金属硅化物112相接触，得到位于基底中的位线结构114。示例性的，金属硅化物112中的第一金属材料包括金属钴、金属钨、金属铝、金属钛中的一种或者多种。
在其中一个实施例中，保护材料层116的构成材料包括氮化物、氧化物、氮氧化物中的一种或多种，例如二氧化硅、氮化硅、氮氧化硅。可以理解的是，保护材料层116、硬掩膜层110和阻挡层108中可以至少存在一个的构成材料和其他不同，也可以均不相同，例如保护材料层116的构成材料为氮化硅。
在其中一个实施例中，第二介质层118的构成材料包括氮化物、氧化物、氮氧化物中的一种或多种，例如二氧化硅、氮化硅、氮氧化硅。可以理解的是，第二介质层118的构成材料可以与第一介质层202相同，也可以与第一介质层202不同。示例性的，第二介质层118沿第一沟槽104的侧壁延伸覆盖在基底102上，起到隔离有源柱体和外界环境的作用。
如图7，在其中一个实施例中，第二介质层118的底部与第一方向的夹角大于0度且小于或等于90度；其中，第一方向指的是第一沟槽104的底部指向第一沟槽104的开口的方向。具体的，当第一介质层202的上表面与第一沟槽104的开口之间在第一方向上的距离D1和第一介质层202在第二方向上的宽度W1之间的比值小于或等于预设值时，进行热氧化工艺过程中氧化剂在第一介质层202上表面的浓度与氧化剂在第一沟槽顶部的浓度之间的差值可以忽略不计，此时，第二介质层118的底部与第二方向平行，夹角β等于90度，其中，第二方向指的是相邻第一沟槽104的连线方向，且第二方向垂直于第一方向。当第一介质层202的上表面与第一沟槽104的开口之间在第一方向上的距离D1和第一介质层202在第二方向上的宽度W1之间的比值大于预设值时，进行热氧化工艺过程中氧化剂在第一介质层202上表面的浓度与氧化剂在第一沟槽顶部的浓度之间的差值较大，此时，第二介质层118的底部宽度小于第二介质层118的顶部宽度，这里的宽度指的是第二介质层沿第二方向的宽度，第二介质层118的底部与第一方向之间具有倾斜的夹角，夹角β大于0度且小于90度。
在其中一个实施例中，第二功函数层206包括第二金属材料，第一功函数层208包括第三金属材料，第三金属材料的功函数大于第二金属材料的功函数。
在其中一个实施例中，第三金属材料包括金属钛，第二金属材料包括金属镧、金属锆、金属铪、金属铝中的至少一种。
如图14所示，在其中一个实施例中，功函数结构126还包括：第三功函数层210，第三功函数层210位于第二功函数层206的上表面；其中，第三功函数层210包括第二金属材料。第三功函数层210的功函数小于第二功函数层206的功函数，通过该设置可以进一步降低功函数结构126的功函数，达到进一步降低了以功函数结构126为栅极结构的半导体结构的漏电流，提高半导体结构的电稳定性和性能的目的。示例性的，第三功函数层210的上表面低于基底102的上表面。
在其中一个实施例中，第一功函数层208包括氮化钛层，第三功函数层206包括氧化镧层或氧化锆层。
如图13所示，在其中一个实施例中，在第一方向上，第二功函数层206的高度T2大于或等于第一功函数层208的高度T3。第二功函数层206的功函数小于第一功函数层208的功函数，在功函数结构126在第一方向上的高度不变的情况下，通过增加第二功函数层206的高度T2可以达到降低功函数结构126的功函数，提高半导体结构的电稳定性和性能的目的。示例性的，高度T2和高度T3的比值大于等于1且小于等于2，例如1、1.3、1.5、1.7、1.9、2.0等。
如图14所示，在其中一个实施例中，在第一方向上，第三功函数层210的高度T4大于或等于第二功函数层206的高度T2，且第三功函数层210的高度T4大于或等于第一功函数层208的高度T3。第三功函数层210的功函数小于第二功函数层206的功函数且小于第一功函数层208的功函数，在功函数结构126在第一方向上的高度不变的情况下，通过增加第三功函数层210的高度T4可以进一步达到降低功函数结构126的功函数，提高半导体结构的电稳定性和性能的目的。
如图13、图14所示，在其中一个实施例中，功函数结构216的上表面低于基底的上表面，半导体结构还包括：隔离材料层128，位于功函数结构126的上表面，隔离材料层128的上表面不低于基底102的上表面，通过隔离结构层128可以隔离功函数结构126，进而消除外部环境对功函数结构126的影响。
在其中一个实施例中，隔离材料层128和保护材料层116是由同种材料构成的。
继续参考图14，在其中一个实施例中，半导体结构还包括：源极区和漏极区，均位于相邻第一沟槽104之间的有源柱体中，其中，漂移区212为位于相邻第一沟槽104中的功函数结构126之间的有源柱体，漂移区212与位线结构114之间的第一部分214以及漂移区与基底102上表面之间的第二部分216分别为源极区和漏极区，示例性的，漂移区212与位线结构114之间的第一部分214为漏极区，漂移区与基底102上表面之间的第二部分216为源极区。
在其中一个实施例中，半导体结构还包括：电容结构，位于隔离材料层128上，所述电容结构通过贯穿隔离材料层128的导电结构与功函数结构126电连接(图中未示出)。
在其中一个实施例中，半导体结构包括晶体管或存储器件。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请实施例构思的前提下，还可以做出若干变形和改进，这些都属于本申请实施例的保护范围。因此，本申请实施例专利的保护范围应以所附权利要求为准。

Claims (20)

1.一种半导体结构的制备方法，其特征在于，包括：
提供基底，所述基底中开设有第一沟槽；
于所述第一沟槽内形成第一介质层及保护材料层；所述第一介质层位于所述保护材料层与所述基底之间，所述第一介质层的上表面低于所述基底的上表面，以暴露出所述第一沟槽的部分侧壁；
于所述第一沟槽暴露出的侧壁形成第二介质层，所述第二介质层与所述保护材料层之间形成有第二沟槽，且所述第二介质层与所述第一介质层相接触；
于所述第二沟槽内填充形成功函数结构，所述功函数结构包括第一功函数层和第二功函数层；
其中，所述第二功函数层位于所述第一功函数层的上表面，且所述第二功函数层的功函数小于所述第一功函数层的功函数。
2.根据权利要求1所述的制备方法，其特征在于，所述于所述第一沟槽内形成第一介质层及保护材料层包括：
于所述第一沟槽的内壁形成第一介质材料层；
去除所述第一沟槽底部的所述第一介质材料层；
于所述第一沟槽内填满保护材料层；
去除临近所述基底上表面的部分所述第一介质材料层，保留的所述第一介质材料层即为所述第一介质层。
3.根据权利要求2所述的制备方法，其特征在于，所述基底包括硅基底；所述第一沟槽的底部暴露出部分所述硅基底，所述去除所述第一沟槽底部的所述第一介质材料层之后还包括：
向所述第一沟槽的底部注入第一金属材料；
进行退火工艺，以使所述第一金属材料与所述硅基底反应生成金属硅化物；
其中，相邻所述第一沟槽底部的所述金属硅化物相接触。
4.根据权利要求1所述的制备方法，其特征在于，所述基底内还包括位于相邻所述第一沟槽之间的有源柱体，所述第二介质层包括第一氧化硅层，所述于所述第一沟槽暴露出的侧壁形成第二介质层包括：
采用热氧化工艺于所述第一沟槽的侧壁生长所述第一氧化硅层。
5.根据权利要求4所述的制备方法，其特征在于，所述第二介质层的底部与第一方向的夹角大于0度且小于或等于90度；
其中，所述第一方向指的是第一沟槽的底部指向第一沟槽的开口的方向。
6.根据权利要求1所述的制备方法，其特征在于，所述于所述第二沟槽内填充形成功函数结构包括：
于所述第二沟槽中填满第一功函数材料层；
去除多余的第一功函数材料层，得到第一功函数结构，所述第一功函数结构的上表面低于所述基底的上表面；
于所述第一功函数结构的上表面形成第二功函数材料层，所述第二功函数材料层的上表面不低于所述基底的上表面，所述第二功函数材料层包括第二金属材料；
采用退火工艺以使所述第二金属材料扩散到所述第一功函数结构的上部形成第二功函数层，同时得到由剩余第一功函数结构构成的第一功函数层。
7.根据权利要求6所述的制备方法，其特征在于，所述采用退火工艺之后还包括：
去除所述第二功函数层上表面的所述第二功函数材料层。
8.根据权利要求6所述的制备方法，其特征在于，所述功函数结构还包括位于所述第二功函数层上表面的第三功函数层，所述采用退火工艺之后还包括：
去除所述第二功函数层上表面的部分所述第二功函数材料层，得到由剩余第二功函数材料层构成的所述第三功函数层。
9.根据权利要求6所述的制备方法，其特征在于，所述第一功函数材料层包括第三金属材料，所述第三金属材料的功函数大于所述第二金属材料的功函数。
10.根据权利要求9所述的制备方法，其特征在于，所述第三金属材料包括金属钛，所述第二金属材料包括金属镧、金属锆、金属铪、金属铝中的至少一种。
11.根据权利要求1所述的制备方法，其特征在于，所述第二功函数层的高度大于或等于所述第一功函数的高度。
12.根据权利要求1所述的制备方法，其特征在于，所述功函数结构的上表面低于所述基底的上表面，所述于所述第二沟槽内填充形成功函数结构之后还包括：
于所述功函数结构的上表面形成隔离材料层，所述隔离材料层的上表面不低于所述基底的上表面。
13.根据权利要求12所述的制备方法，其特征在于，所述隔离材料层和所述保护材料层是由同种材料构成的。
14.一种半导体结构，其特征在于，包括：
基底，所述基底中开设有第一沟槽；
保护材料层，位于所述第一沟槽内；
第一介质层，位于所述第一沟槽的侧壁，且位于所述保护材料层与所述基底之间；
第二介质层，位于所述第一沟槽的侧壁，且与第一介质层相接触，并位于所述保护材料层与所述基底之间，所述第二介质层与所述保护材料层之间具有第二沟槽；
功函数结构，位于所述第二沟槽中，所述功函数结构包括第一功函数层和第二功函数层；
其中，所述第二功函数层位于所述第一功函数层的上表面，且所述第二功函数层的功函数小于所述第一功函数层的功函数。
15.根据权利要求14所述的半导体结构，其特征在于，所述第二介质层的底部与第一方向的夹角大于0度且小于或等于90度；
其中，所述第一方向指的是第一沟槽的底部指向第一沟槽的开口的方向。
16.根据权利要求14所述的半导体结构，其特征在于，所述第二功函数层包括第二金属材料，所述第一功函数层包括第三金属材料，所述第三金属材料的功函数大于所述第二金属材料的功函数。
17.根据权利要求16所述的半导体结构，其特征在于，所述第三金属材料包括金属钛，所述第二金属材料包括金属镧、金属锆、金属铪、金属铝中的至少一种。
18.根据权利要求16所述的半导体结构，其特征在于，所述功函数结构还包括：
第三功函数层，所述第三功函数层位于所述第二功函数层的上表面；其中，所述第三功函数层包括所述第二金属材料。
19.根据权利要求14所述的半导体结构，其特征在于，所述功函数结构的上表面低于所述基底的上表面，还包括：
隔离材料层，位于所述功函数结构的上表面，所述隔离材料层的上表面不低于所述基底的上表面。
20.根据权利要求14所述的半导体结构，其特征在于，所述第二功函数层的高度大于或等于所述第一功函数的高度。
CN202210048953.XA 2022-01-17 2022-01-17 半导体结构及其制备方法 Pending CN116487327A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202210048953.XA CN116487327A (zh) 2022-01-17 2022-01-17 半导体结构及其制备方法
PCT/CN2022/084782 WO2023134029A1 (zh) 2022-01-17 2022-04-01 半导体结构及其制备方法
US17/893,209 US20230275130A1 (en) 2022-01-17 2022-08-23 Semiconductor structure and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210048953.XA CN116487327A (zh) 2022-01-17 2022-01-17 半导体结构及其制备方法

Publications (1)

Publication Number Publication Date
CN116487327A true CN116487327A (zh) 2023-07-25

Family

ID=87210623

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210048953.XA Pending CN116487327A (zh) 2022-01-17 2022-01-17 半导体结构及其制备方法

Country Status (3)

Country Link
US (1) US20230275130A1 (zh)
CN (1) CN116487327A (zh)
WO (1) WO2023134029A1 (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140106903A (ko) * 2013-02-27 2014-09-04 에스케이하이닉스 주식회사 트랜지스터, 이를 구비하는 가변 저항 메모리 장치 및 그의 제조방법
KR102481478B1 (ko) * 2016-06-16 2022-12-26 삼성전자 주식회사 반도체 장치들 및 그 형성 방법
CN106328647B (zh) * 2016-11-01 2019-05-03 华羿微电子股份有限公司 高速的沟槽mos器件及其制造方法
CN108807389B (zh) * 2017-04-28 2020-11-20 长鑫存储技术有限公司 存储器
CN108987282B (zh) * 2018-09-11 2023-07-21 长鑫存储技术有限公司 一种半导体器件及其制造方法
CN110931487A (zh) * 2018-09-20 2020-03-27 长鑫存储技术有限公司 半导体器件及其制备方法

Also Published As

Publication number Publication date
WO2023134029A1 (zh) 2023-07-20
US20230275130A1 (en) 2023-08-31

Similar Documents

Publication Publication Date Title
US10103152B2 (en) Semiconductor device and method for fabricating the same
US8609492B2 (en) Vertical memory cell
US8343829B2 (en) Recessed-gate transistor device having a dielectric layer with multi thicknesses and method of making the same
CN112185980B (zh) 一种三维存储器及其制作方法
US8153489B2 (en) Method for fabricating semiconductor device with buried gates
KR20140009189A (ko) 수직 반도체 메모리 장치 및 이를 제조하는 방법
KR20190010805A (ko) 반도체 메모리 소자 및 그 제조 방법
US11765886B2 (en) Semiconductor memory device
KR20140082147A (ko) 매몰 금속실리사이드층을 갖는 반도체소자 및 그 제조방법
TWI514577B (zh) 半導體元件及其製造方法
KR20120012593A (ko) 반도체 소자 및 그 제조 방법
CN114639721A (zh) 半导体结构及半导体结构的制作方法
CN116133431B (zh) 半导体结构及其制备方法、电子设备
JP7328369B2 (ja) 拡大した接合部限界寸法を有する３次元メモリデバイスおよびそのデバイスを形成するための方法
JP2006128320A (ja) 半導体記憶装置およびその製造方法
US8835280B1 (en) Semiconductor device and method for manufacturing the same
US20220037478A1 (en) Fabrication method of buried wordline structure
CN116487327A (zh) 半导体结构及其制备方法
CN114725107A (zh) 半导体结构及其制备方法
US20230328968A1 (en) Semiconductor devices
CN116525543A (zh) 半导体结构及其制备方法
US20230292491A1 (en) Semiconductor device
TWI818247B (zh) 積體電路裝置
US20240023319A1 (en) Semiconductor device
CN116489988A (zh) 半导体结构及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination