CN108987282B - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，该制造方法包括：在半导体衬底中形成多个浅沟槽隔离结构；在各个浅沟槽隔离结构中形成多个栅沟槽和掺杂区；在多个栅沟槽的底表面和侧壁之上形成栅电介质层；在栅电介质层上形成第一功函数层；形成填充多个栅沟槽的栅导电层；刻蚀位于多个栅沟槽之间的掺杂区，形成位元线接触通道并暴露出其下方的漏区，并将功函数调整元素掺杂到漏区；向位元线接触通道中填充多晶硅，形成位线接触；以及通过热处理使功函数调整元素进入部分第一功函数层中以形成第二功函数层，其中第二功函数层具有比第一功函数层低的功函数。本发明改善了栅诱导漏极泄漏(GIDL)发生的可能性，提高了MOSFET的可靠性，进而提升产品良率。
Description
技术领域
本发明涉及半导体领域，特别涉及一种半导体器件及其制造方法。
背景技术
栅极诱导漏极漏电流效应(GIDL)是金属-氧化物半导体场效应晶体管(MOSFET)主要的断态漏电流。MOSFET栅极关态(NMOS栅极接负电压，PMOS栅极接正电压)而漏极接电压(NMOS漏极接正电压，PMOS漏极接负电压)时，漏端杂质扩散层与栅极重叠部分靠近界面处的能带发生强烈的弯曲，表面形成反型层，而耗尽层非常窄，导带电子和价带孔穴发生带-带隧穿效应(Band-to-Band Tunneling,BTBT)，从而形成漏极漏电流。
由于动态随机存取内存(DRAM)芯片设计朝着纳米方向发展，随着尺寸的缩小，栅/漏极之间很容易出现GIDL，因此如何对MOSFET器件中的GIDL进行改善是目前研究的重要方向。
需注意的是，前述背景技术部分公开的信息仅用于加强对本发明的背景理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本发明目的是提供一种半导体器件及其制造方法，用以解决半导体器件中栅/漏极区域氯原子残留而导致GIDL的问题。
为了实现上述目的，本发明采用如下技术方案：
一种半导体器件的制造方法，包括：
在半导体衬底中形成多个浅沟槽隔离结构以定义出有源区；
在所述有源区中形成多个栅沟槽和掺杂区；
在所述多个栅沟槽的底表面和侧壁之上形成栅电介质层；
在所述栅电介质层上形成第一功函数层；
形成填充所述多个栅沟槽的栅导电层；
刻蚀位于所述多个栅沟槽之间的所述掺杂区，形成位元线接触通道并暴露出所述位元线接触通道下方的漏区，并将功函数调整元素掺杂到所述漏区；
向所述位元线接触通道中填充多晶硅，形成位线接触；以及
通过热处理使所述功函数调整元素进入部分所述第一功函数层中以形成第二功函数层，其中所述第二功函数层具有比所述第一功函数层低的功函数。
根据本发明的一个实施方式，所述栅电介质层包括氧化硅。
根据本发明的一个实施方式，所述第一功函数层包括氮化钛。
根据本发明的一个实施方式，所述功函数调整元素包括氢。
根据本发明的一个实施方式，所述栅导电层包括钨。
根据本发明的一个实施方式，所述第二功函数层被形成为与所述多个栅沟槽的侧壁重叠。
根据本发明的一个实施方式，所述掺杂区的掺杂元素包括磷、砷、硼或他们的组合。
根据本发明的一个实施方式，所述掺杂区包括第一掺杂区、第二掺杂区和第三掺杂区，所述第一掺杂区形成于所述多个栅沟槽的下方，所述第二掺杂区和所述第三掺杂区形成于所述多个栅沟槽的两侧。
根据本发明的一个实施方式，在刻蚀所述掺杂区之前，还包括刻蚀去除部分的所述第一功函数层和部分的所述栅导电层，并在所述栅沟槽内及所述浅沟槽隔离结构的表面形成覆盖层。
根据本发明的一个实施方式，所述覆盖层包括氮化硅。
根据本发明的一个实施方式，在形成所述位元线接触通道之后，还包括对所述位元线接触通道下方的漏区进行掺杂以形成阻抗调整层。
另一方面，本发明还提供一种半导体器件，包括：
半导体衬底；
多个浅沟槽隔离结构，位于所述半导体衬底中并定义出一有源区；
多个栅沟槽，位于各个所述有源区中；
多个掩埋栅结构，位于所述多个栅沟槽中；
以及
漏区，位于所述多个掩埋栅结构之间，
其中，各个所述掩埋栅结构包括：
栅电介质层，覆盖所述栅沟槽的底表面和侧壁；
功函数层，位于所述栅电介质层之上；以及
栅导电层，覆盖所述功函数层并填充所述栅沟槽，
其中，所述功函数层包括第一功函数层和第二功函数层，所述第一功函数层至少覆盖所述栅沟槽的底表面，所述第二功函数层从所述第一功函数层延续并与所述栅沟槽的侧壁重叠，所述第二功函数层具有比所述第一功函数层低的功函数。
根据本发明的一个实施方式，所述漏区具有与所述第二功函数层部分重叠的深度。
根据本发明的一个实施方式，还包括覆盖层，所述覆盖层位于所述栅沟槽中并覆盖所述栅导电层和所述功函数层。
根据本发明的一个实施方式，还包括多晶硅层，所述多晶硅层位于所述漏区之上。
根据本发明的一个实施方式，所述第一功函数层包括未掺杂氢的氮化钛，所述第二功函数层包括掺杂氢的氮化钛。
本发明通过在栅/漏极区域进行氢掺杂并与氮化钛中的氯进行置换，形成双功函数结构，降低了栅/漏极区域残留的氯浓度，从而降低了栅/漏极区域的阻抗，改善了栅诱导漏极泄漏(GIDL)发生的可能性，提高了MOSFET的可靠性，进而提升产品良率。
附图说明
图1为本发明一个实施方式的半导体器件的结构示意图；
图2-图6为本发明一个实施方式的半导体器件的制造工艺流程图。
其中，附图标记说明如下：
100：半导体衬底
110：第一掺杂区
111：第二掺杂区
112：第三掺杂区
120：浅沟槽隔离结构
130：栅沟槽
140：栅电介质层
150：第一功函数层
151：第二功函数层
160：栅导电层
170：覆盖层
180：漏区
190：阻抗调整层
200：多晶硅层
P：光致抗蚀剂
H：氢离子
T：热处理
具体实施方式
下面根据具体实施例对本发明的技术方案做进一步说明。本发明的保护范围不限于以下实施例，列举这些实例仅出于示例性目的而不以任何方式限制本发明。
MOSFET器件上金属导线材料通常使用钨(Tungsten)，而因为钨容易与氧化硅反应，造成阻抗过高及漏电流现象，影响器件性能，所以在钨与氧化硅之间沉积氮化钛，可作为阻挡层防止钨与氧化硅反应的功用。
氮化钛(TiN)通常是由两种前驱物四氯化钛(TiCl4)+氨气(NH3)反应形成，反应后会形成氯原子生成物残留，使栅/漏极区域的阻抗增加，在这种情况下，当位元线开通及字元线关闭时，栅/漏极区域电场强度会变大，从而增加GIDL，引起器件的可靠性问题。
图1为本发明一个实施方式的半导体器件的结构示意图，如图1所示，半导体器件包括半导体衬底100、浅沟槽隔离结构120、栅沟槽(图中未示出)、掩埋栅结构、漏区180和多晶硅层200。
半导体衬底100可以包括适合于半导体工艺的材料，例如可以由含硅材料形成。半导体衬底100可以包括从包括如下的组中选择的一种：硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅及其组合或者其中的两种或更多种的多层。半导体衬底100可以包括诸如锗的其它半导体材料。半导体衬底100可以包括III/V族的半导体衬底，例如化合物半导体衬底，诸如砷化镓(GaAs)。
在半导体衬底100中，可以形成隔离层和有源区。隔离层可以限定多个有源区。隔离层可以是浅沟槽隔离结构120。隔离层可以通过用绝缘材料填充浅沟槽(例如，隔离沟槽)而形成。隔离层可以包括氧化硅、氮化硅或它们的组合。
多个栅沟槽形成在有源区中。栅沟槽可以是沿着一个方向延伸的线形沟槽。相邻的两个栅沟槽可以使其底面定位于相同的水平处。栅沟槽的深度可以比隔离沟槽的深度短。栅沟槽的下边缘可以是圆形，也可以为U形。
掩埋栅结构可以延伸到半导体衬底的内部。例如，掩埋栅结构可以形成在栅沟槽的内部。掩埋栅结构可以包括：栅电介质层140、掩埋栅电极和覆盖层170。
栅电介质层140覆盖栅沟槽的底表面和侧壁，即栅电介质层140内衬在栅沟槽的表面，栅电介质层140可以包括氧化硅、氮化硅、氮氧化硅或它们的组合。
掩埋栅电极可以包括功函数层150/151和栅导电层160，其中功函数层150/151位于栅电介质层140之上，沿着栅沟槽的底部和内侧壁形成在栅电介质层140上。栅导电层160覆盖功函数层150/151并填充栅沟槽。功函数层150/151可以是薄层。例如，功函数层150/151可以是延续层，其沿着栅沟槽的底部和内侧壁延续地形成为均匀的厚度。功函数层150/151和栅导电层160可以部分地填充栅沟槽，具体地，栅导电层160可以填充栅沟槽至与功函数层150/151相同的高度，留下栅沟槽的其余部分用覆盖层170填充。
功函数层150/151可以包括导电材料，其可以包括具有比多晶硅层200低的电阻的材料，例如氮化钛(TiN)。栅导电层160可以由低电阻金属制成，例如钨(W)。当钨用于栅导电层160时，栅电介质层140可能受到侵蚀。例如，使用六氟化钨(WF6)，钨可能会沉积，而栅电介质层140可能受到氟的侵蚀。因此，功函数层150/151可以用作防止氟从栅导电层160扩散到栅电介质层140的阻挡层。
功函数层150/151包括第一功函数层150和第二功函数层151，第一功函数层150至少覆盖栅沟槽的底表面，第二功函数层151从第一功函数层150延续并与栅沟槽的侧壁重叠，第二功函数层151具有比第一功函数层150低的功函数。
功函数层150/151可以局部包含功函数调整元素。例如，功函数层150/151可以包括未掺杂的第一功函数层150(高功函数层)和掺杂的第二功函数层151(低功函数层)，其中第一功函数层150至少覆盖所述栅沟槽的底表面，第二功函数层151从第一功函数层150延续并与栅沟槽的侧壁重叠。掺杂的第二功函数层151可以掺杂有低功函数调整元素。未掺杂的第一功函数层150可以不掺杂有低功函数调整元素，低功函数调整元素可以为氢。
覆盖层170可以设置在功函数层150/151和栅导电层160之上，其覆盖功函数层150/151和栅导电层160的顶表面。覆盖层170可以包括绝缘材料，例如氮化硅、氮氧化硅或它们的组合。根据本发明的另一个实施例，覆盖层170可以包括氮化硅和氧化硅的组合。
漏区180位于多个栅沟槽之间，其具有与第二功函数层151部分重叠的深度。漏区180可以掺杂有导电掺杂剂，例如磷(P)、砷(As)、锑(Sb)或硼(B)，也可以在不同深度掺杂不同的元素。
漏区180的上方可填入多晶硅层200，从而形成位线接触。如图1所示，漏区180的下半部分为掺杂磷(P)的半导体衬底，上半部分为掺杂砷(As)的半导体衬底，可在上半部分的表面再次掺杂N型元素离子(例如磷)形成阻抗调整层190，从而降低漏区180与多晶硅层200之间的接触阻抗。
栅沟槽的下方为第一掺杂区110，通常为掺杂硼(B)的半导体衬底，以作为阱区。
栅沟槽与浅沟槽隔离结构120之间设置有第二掺杂区111和第三掺杂区112，可作为源区，其中第二掺杂区111可为掺杂磷(P)的半导体衬底，第三掺杂区112可为掺杂砷(As)的半导体衬底，但不限于此。
通过在掩埋栅结构中形成具有不同功函数的第一功函数层150和第二功函数层151，可得到双功函数结构，从而减少漏电流。
图2-图5为本发明一个实施方式的半导体器件的制造工艺流程图。首先如图2所示，首先提供一半导体衬底100，例如硅衬底，在半导体衬底100的不同厚度上分别掺杂硼、砷和磷元素(自下而上)，分别形成第一掺杂区110(掺杂硼)、第二掺杂区111(掺杂砷)和第三掺杂区112(掺杂磷)，并形成浅沟槽隔离结构120以定义出一有源区。
之后通过光致抗蚀剂P进行光刻形成多个栅沟槽130，栅沟槽130将第二掺杂区111和第三掺杂区112分割开来，此时第一掺杂区110位于多个栅沟槽130的下方，第二掺杂区111和第三掺杂区112形成于多个栅沟槽130的两侧。
接下来如图3所示，在栅沟槽130的底表面和侧壁之上形成栅电介质层140，例如氧化硅层。可以通过氧化栅沟槽130的表面来形成栅电介质层，也可以通过沉积内衬材料、然后氧化内衬材料来形成栅电介质层。内衬材料可以包括内衬多晶硅或内衬氮化物。
随后在栅电介质层140上依次形成第一功函数层150和栅导电层160，当第一功函数层150为氮化钛层时，可通过四氯化钛(TiCl4)+氨气(NH3)反应来形成，栅导电层160填充满栅沟槽130，其可以由低电阻金属制成，例如钨(W)。
接下来如图4所示，采用干式刻蚀法刻蚀去除部分的第一功函数层150和部分的栅导电层160，并在栅沟槽130内填充氮化硅形成覆盖层170，从而防止金属材料锈蚀影响阻抗。
余留下来的第一功函数层150和栅导电层160的深度与第二掺杂区111和第三掺杂区112均存在重叠。
覆盖层170还遮盖浅沟槽隔离结构120的表面，以形成平坦结构，便于后续工艺制作。
接下来如图5所示，通过光致抗蚀剂P进行曝光显影，在两个栅沟槽130之间的掺杂区111、112中定义出位元线接触区域，通过干式刻蚀法刻蚀形成与栅沟槽130相邻的位元线接触通道并暴露出位元线接触通道下方的漏区180，之后通过位元线接触通道向漏区180内掺杂高剂量的功函数调整元素，例如氢离子H。
氢离子H掺杂的注入能量适用范围为0.2KeV～10KeV，注入剂量适用范围为5E15(ion/cm2)～1E17(ion/cm2)。使用的特气包括但不局限于甲烷(CH4)或氢气(H2)。
此步骤中，可在位元线接触通道下方的漏区180的表面掺杂N型元素离子例如磷(P)，形成阻抗调整层190，从而降低漏区180与后续多晶硅层之间的接触阻抗。
接下来如图6所示，向位元线接触通道中填充多晶硅层200，形成位线接触，之后通过400-450℃的热处理T使功函数调整元素氢进入部分第一功函数层150中以形成第二功函数层151，即将功函数调整元素氢与第一功函数层150中的氯进行置换，使得第二功函数层151具有比第一功函数层150低的功函数，形成具有双功函数结构的半导体器件。
分别对本发明的半导体器件以及现有设计中未进行氢离子置换的半导体器件进行检测，测得氮化钛层中残余的氯含量分别为5％～8％(本发明)和10％～20％(现有设计)。由此可见，本发明可改善栅/漏极区域的氯原子残留(减少>50％)，形成低功函数(LowWF)结构，降低栅/漏极区域的阻抗，从而降低栅/漏极区域的电场强度，减少GIDL的发生。
此外，通过等离子式离子注入机(plasma doping implant)，于硅表面有较高的参杂浓度，通过越底层其参杂浓度越低的特性，使栅极底部形成高功函数(High WF)结构，可以减少漏电流。
综上所述，本发明通过在栅/漏极区域进行氢掺杂并与功函数层氮化钛中的氯进行置换，形成双功函数结构，降低了栅/漏极区域残留的氯浓度，从而降低了栅/漏极区域的阻抗，改善了栅诱导漏极泄漏(GIDL)发生的可能性，提高了MOSFET的可靠性，进而提升产品良率。
本领域技术人员应当注意的是，本发明所描述的实施方式仅仅是示范性的，可在本发明的范围内作出各种其他替换、改变和改进。因而，本发明不限于上述实施方式，而仅由权利要求限定。
Claims (16)
1.一种半导体器件的制造方法，包括：
在半导体衬底中形成多个浅沟槽隔离结构以定义出有源区；
在所述有源区中形成多个栅沟槽和掺杂区；在所述多个栅沟槽的底表面和侧壁之上形成栅电介质层；
在所述栅电介质层上形成第一功函数层；
形成填充所述多个栅沟槽的栅导电层；
刻蚀位于所述多个栅沟槽之间的所述掺杂区，形成位元线接触通道并暴露出所述位元线接触通道下方的漏区，并将功函数调整元素掺杂到所述漏区；
向所述位元线接触通道中填充多晶硅，形成位线接触；以及
通过热处理使所述功函数调整元素进入部分所述第一功函数层中以形成第二功函数层，其中所述第二功函数层具有比所述第一功函数层低的功函数。
2.根据权利要求1所述的制造方法，其中所述栅电介质层包括氧化硅。
3.根据权利要求1所述的制造方法，其中所述第一功函数层包括氮化钛。
4.根据权利要求3所述的制造方法，其中所述功函数调整元素包括氢。
5.根据权利要求1所述的制造方法，其中所述栅导电层包括钨。
6.根据权利要求1所述的制造方法，其中所述第二功函数层被形成为与所述多个栅沟槽的侧壁重叠。
7.根据权利要求1所述的制造方法，其中所述掺杂区的掺杂元素包括磷、砷、硼或他们的组合。
8.根据权利要求7所述的制造方法，其中所述掺杂区包括第一掺杂区、第二掺杂区和第三掺杂区，所述第一掺杂区形成于所述多个栅沟槽的下方，所述第二掺杂区和所述第三掺杂区形成于所述多个栅沟槽的两侧。
9.根据权利要求1所述的制造方法，其中在刻蚀所述掺杂区之前，还包括刻蚀去除部分的所述第一功函数层和部分的所述栅导电层，并在所述栅沟槽内及所述浅沟槽隔离结构的表面形成覆盖层。
10.根据权利要求9所述的制造方法，其中所述覆盖层包括氮化硅。
11.根据权利要求1所述的制造方法，其中在形成所述位元线接触通道之后，还包括对所述位元线接触通道下方的漏区进行掺杂以形成阻抗调整层。
12.一种半导体器件，包括：
半导体衬底；
多个浅沟槽隔离结构，位于所述半导体衬底中并定义出一有源区；
多个栅沟槽，位于所述有源区中；
多个掩埋栅结构，位于所述多个栅沟槽中；
以及
漏区，位于所述多个掩埋栅结构之间，
其中，各个所述掩埋栅结构包括：
栅电介质层，覆盖所述栅沟槽的底表面和侧壁；
功函数层，位于所述栅电介质层之上；以及
栅导电层，覆盖所述功函数层并填充所述栅沟槽，
其中，所述功函数层包括第一功函数层和第二功函数层，所述第一功函数层至少覆盖所述栅沟槽的底表面，所述第二功函数层从所述第一功函数层延续并与所述栅沟槽的侧壁重叠，所述第二功函数层具有比所述第一功函数层低的功函数，通过向所述漏区掺杂功函数调整元素以形成所述第二功函数层。
13.根据权利要求12所述的半导体器件，其中所述漏区具有与所述第二功函数层部分重叠的深度。
14.根据权利要求12所述的半导体器件，还包括覆盖层，所述覆盖层位于所述栅沟槽中并覆盖所述栅导电层和所述功函数层。
15.根据权利要求12所述的半导体器件，还包括多晶硅层，所述多晶硅层位于所述漏区之上。
16.根据权利要求12所述的半导体器件，其中所述第一功函数层包括未掺杂氢的氮化钛，所述第二功函数层包括掺杂氢的氮化钛。
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