CN108206209A - 具有掩埋栅结构的半导体器件及其制造方法 - Google Patents

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Abstract

一种用于制造半导体器件的方法包括：在半导体衬底中形成栅沟槽；在栅沟槽的底表面和侧壁之上形成栅电介质层；在栅电介质层之上形成第一功函数层；掺杂功函数调整元素以形成与栅沟槽的侧壁重叠的第二功函数层；形成部分填充栅沟槽的栅导电层；以及在栅沟槽的两侧上、半导体衬底的内部形成掺杂区。

Description

具有掩埋栅结构的半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2016年12月16日提交的申请号为10-2016-0172646的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及具有掩埋栅结构的半导体器件、用于制造该半导体器件的方法以及包括该半导体器件的存储器单元。
背景技术
金属栅电极用于高性能晶体管。具体地，为了掩埋栅型晶体管的高性能操作，需要控制阈值电压。此外，栅致漏极泄漏(GIDL)特性可能影响掩埋栅型晶体管的性能。
发明内容
本发明的实施例涉及一种能够改变阈值电压的掩埋栅结构以及制造所述掩埋栅结构的方法。
本发明的实施例涉及一种用于减少栅致漏极泄漏(GIDL)的半导体器件以及制造所述半导体器件的方法。
本发明的实施例涉及一种呈现出改善的刷新特性的存储器单元。
根据本发明的一个实施例，一种用于制造半导体器件的方法包括：在半导体衬底中形成栅沟槽；在栅沟槽的底表面和侧壁之上形成栅电介质层；在栅电介质层之上形成第一功函数层；将功函数调整元素掺杂到第一功函数层的一部分中，以形成第二功函数层；形成部分填充栅沟槽的栅导电层；以及在栅沟槽的两侧上、半导体衬底的内部形成掺杂区。
第二功函数层可以被形成为与栅沟槽的侧壁重叠。
第二功函数层可以具有比第一功函数层低的功函数。
功函数调整元素的掺杂可以经由倾斜注入工艺以相对于栅沟槽的侧壁倾斜的角度来执行。
第一功函数层可以包括氮化钛。
功函数调整元素可以包括碳、氢或它们的组合。
栅导电层可以包括钨或氮化钛。
掺杂区可以具有与第二功函数层部分重叠的深度。
在形成部分填充栅沟槽的栅导电层之后，所述方法还可以包括：在栅导电层之上形成阻挡层；在所述阻挡层之上形成掺杂有N型杂质的多晶硅层；以及在多晶硅层之上形成覆盖层，其中，多晶硅层与掺杂区重叠。
第二功函数层可以具有比第一功函数层高的功函数。第二功函数层可以被形成为与栅沟槽的底表面重叠。可以经由垂直注入工艺，在相对于栅沟槽的底表面的垂直方向上执行功函数调整元素的掺杂。功函数调整元素可以包括氧、氮、铝或它们的组合。所述掺杂区可以具有与设置在栅沟槽的侧壁上的第一功函数层的未掺杂部分部分重叠的深度。
根据本发明的另一个实施例，一种用于制造半导体器件的方法包括：在半导体衬底中形成栅沟槽；形成内衬栅沟槽的表面的栅电介质层；在栅电介质层之上形成第一功函数层；将第一功函数调整元素掺杂到所述第一功函数层的一部分中，以形成与栅沟槽的侧壁重叠的第二功函数层；将第二功函数调整元素掺杂到第一功函数层的未掺杂部分中，以形成与栅沟槽的底表面重叠的第三功函数层；在第三功函数层和第二功函数层之上形成部分填充栅沟槽的栅导电层；以及在栅沟槽的两侧上、半导体衬底的内部形成掺杂区。第三功函数层具有比第二功函数层高的功函数。
第一功函数层可以包括氮化钛。
第一功函数调整元素可以包括碳、氢或它们的组合。
第二功函数调整元素可以包括氧、氮、铝或它们的组合。
在形成部分填充栅沟槽的栅导电层之后，所述方法还可以包括：在栅导电层和第二功函数层之上形成阻挡层；在阻挡层之上形成掺杂有N型杂质的多晶硅层；以及在多晶硅层之上形成覆盖层，其中，多晶硅层与掺杂区重叠。
根据本发明的又一个实施例，一种半导体器件包括：栅沟槽，其延伸到半导体衬底中，并且可以包括底沟道和侧沟道；第一功函数层，其覆盖栅沟槽的最下部分，以与底沟道重叠；第二功函数层，其从第一功函数层延续并与侧沟道重叠；栅导电层，其覆盖所述第一功函数层和所述第二功函数层，并且填充栅沟槽；以及掺杂区，它们通过栅沟槽彼此隔离，并且与侧沟道的上部接触。
第二功函数层可以与侧沟道完全重叠。
第一功函数层可以与底沟道完全重叠。
第二功函数层可以包括可以掺杂有第一功函数调整元素的材料，而第一功函数层可以包括未掺杂有所述第一功函数调整元素的材料，并且第一功函数调整元素包括碳、氢或它们的组合。
第一功函数层可以包括掺杂有第二功函数调整元素的材料，而第二功函数层可以包括未掺杂有第二功函数调整元素的材料，并且第二功函数调整元素可以包括氧、氮、铝或它们的组合。
第二功函数层可以包括掺杂有第一功函数调整元素的材料，而第一功函数层可以包括掺杂有第二功函数调整元素的材料，并且第一功函数调整元素包括碳、氢或它们的组合，并且第二功函数调整元素包括氧、氮、铝或它们的组合。
第二功函数层可以包括：碳掺杂的氮化钛、氢掺杂的氮化钛或它们的组合。
第一功函数层可以包括：氧掺杂的氮化钛、氮掺杂的氮化钛、铝掺杂的氮化钛或它们的组合。
半导体器件还可以包括：阻挡层，其在栅导电层之上；多晶硅层，其在阻挡层之上掺杂有N型杂质；以及覆盖层，其在多晶硅层之上，其中，多晶硅层与掺杂区重叠。
第二功函数层可以包括掺杂有第一功函数调整元素的氮化钛，而第一功函数层可以包括未掺杂有第一功函数调整元素的氮化钛，并且栅导电层可以包括可以未掺杂有第一功函数调整元素的钨或氮化钛。
第一功函数层可以包括掺杂有第二功函数调整元素的氮化钛，而第二功函数层可以包括未掺杂第二功函数调整元素的氮化钛，并且栅导电层可以包括可以未掺杂第二功函数调整元素的钨或氮化钛。
第二功函数层可以包括可以掺杂有第一功函数调整元素的氮化钛，而第一功函数层可以包括可以掺杂有第二功函数调整元素的氮化钛，并且栅导电层可以包括可以未掺杂有第一功函数调整元素和第二功函数调整元素的钨或氮化钛。
附图说明
图1A示出了根据本发明的一个实施例的半导体器件。
图1B是图1A的半导体器件沿着线A-A’截取的截面图。
图1C是图1A的半导体器件沿着线B-B’截取的截面图。
图2A示出了根据本发明的一个实施例的半导体器件。
图2B是图2A的半导体器件沿着线A-A’截取的截面图。
图2C是图2A的半导体器件沿着线B-B’截取的截面图。
图3A是根据本发明的一个实施例的半导体器件的截面图。
图3B是根据本发明的一个实施例的示例性半导体器件的截面图。
图4A是根据本发明的一个实施例的示例性半导体器件的截面图。
图4B是根据本发明的一个实施例的示例性半导体器件的截面图。
图5A是根据本发明的一个实施例的示例性半导体器件的截面图。
图5B是根据本发明的一个实施例的示例性半导体器件的截面图。
图6A是根据本发明的一个实施例的示例性半导体器件的截面图。
图6B是根据本发明的一个实施例的示例性半导体器件的截面图。
图7A是根据本发明的一个实施例的示例性半导体器件的截面图。
图7B是根据本发明的一个实施例的示例性半导体器件的截面图。
图8A是根据本发明的一个实施例的示例性半导体器件的截面图。
图8B至图8F是示出了根据本发明的一个实施例的示例性半导体器件的截面图。
图9示出了根据本发明的各种实施例的半导体器件的应用示例。
图10A至图10F是示出了用于制造根据一个示例的半导体器件的方法的截面图。
图11A至图11C是示出了用于制造根据一个示例的半导体器件的方法的截面图。
图12A至图12C是示出了用于制造根据一个示例的半导体器件的方法的截面图。
图13A至图13E是示出了用于制造根据一个示例的半导体器件的方法的截面图。
图14A至图14E是示出了用于制造根据一个示例的半导体器件的方法的截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式来实施，并且不应该被解释为限于本文中阐述的实施例。确切地说，提供这些实施例使得本公开将是充分和完整的，并且将本发明的范围完全地传达给本领域技术人员。贯穿本公开，相似的附图标记在本发明的各个附图和实施例中指代相似的部件。
附图不一定按比例绘制，并且在一些情况下，可能对比例进行夸大处理以清楚地示出实施例的特征。当第一层被称为在第二层“上”或在衬底“上”时，不仅涉及第一层直接形成在第二层或衬底上的情况，而且还涉及在第一层与第二层或衬底之间存在第三层的情况。在本发明的实施例中示出的组成元件的形状不是限制性的，而仅是说明性的。在制造过程中可以改变该形状。因此，附图中所示的区域不应该通过它们的形状而是通过它们的属性来理解。
在下文中，阈值电压Vt可以取决于平带电压(其取决于功函数)。可以通过多种方法来构造功函数。例如，功函数可以由栅电极的材料、栅电极和沟道区之间的材料、偶极子等来控制。平带电压可以通过增加或减少功函数来改变。高功函数可以使平带电压沿着正方向改变，而低功函数可以使平带电压沿着负方向改变。阈值电压可以通过上述平带电压的改变来控制。在以下实施例中，尽管沟道剂量减少或者沟道掺杂被省略，但是阈值电压可以通过平带电压的改变来控制。在以下实施例中，可以基于具有可控功函数的功函数层(或阻挡层)来改变平带电压。
图1A是示出了根据本发明的第一实施例的半导体器件的平面图。图1B是图1A的半导体器件沿着线A-A’截取的截面图。图1C是图1A的半导体器件沿着线B-B’截取的截面图。
参见图1A至图1C，根据本发明的一个实施例的半导体器件100可以包括晶体管。
半导体器件100可以包括：衬底101、栅沟槽105、沟道区110、掩埋栅结构100G、第一掺杂区111和第二掺杂区112。掩埋栅结构100G可以包括：栅电介质层106，掩埋栅电极BG1和覆盖层109。掩埋栅电极BG1可以包括：功函数层107和栅导电层108。功函数层107可以包括未掺杂的高功函数层107H和掺杂的低功函数层107L’。
衬底101可以包括适合于半导体工艺的材料。衬底101可以包括半导体衬底。衬底101可以由含硅材料形成。衬底101可以包括从包括如下的组中选择的一种：硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅及其组合或者其中的两种或更多种的多层。衬底101可以包括诸如锗的其它半导体材料。衬底101可以包括III/V族的半导体衬底，例如化合物半导体衬底，诸如砷化镓(GaAs)。衬底101可以包括绝缘体上硅(SOI)衬底。
在衬底101中，可以形成隔离层102和有源区104。隔离层102可以限定多个有源区104。隔离层102可以是浅沟槽隔离(STI)区。隔离层102可以通过用绝缘材料填充浅沟槽(例如，隔离沟槽103)而形成。隔离层102可以包括氧化硅、氮化硅或它们的组合。
每个有源区104可以包括：沟道区110、第一掺杂区111和第二掺杂区112。第一掺杂区111和第二掺杂区112可以掺杂有导电掺杂剂。例如，导电掺杂剂可以包括：磷(P)、砷(As)、锑(Sb)或硼(B)。第一掺杂区111和第二掺杂区112可以掺杂有相同导电类型的掺杂剂。第一掺杂区111和第二掺杂区112可以通过栅沟槽105彼此隔离。第一掺杂区111和第二掺杂区112可以设置在栅沟槽105两侧上、有源区104中。第一掺杂区111和第二掺杂区112可以分别被称为源极区和漏极区。第一掺杂区111和第二掺杂区112的底表面可以定位于从有源区104的顶表面起的预定深度处。第一掺杂区111和第二掺杂区112可以与栅沟槽105的上部外侧壁相邻。第一掺杂区111和第二掺杂区112的底表面可以比栅沟槽105的底表面高。第一掺杂区111和第二掺杂区112可以彼此对称。例如，第一掺杂区111和第二掺杂区112可以形成相同深度的结。
沟道区110可以限定在第一掺杂区111和第二掺杂区112之间的有源区104中。沟道区110可以形成为U形。沟道区110可以包括底沟道110B和侧沟道110S。底沟道110B可以限定在栅沟槽105的底表面之下，而侧沟道110S可以限定在栅沟槽105的下部外侧壁上。底沟道110B和侧沟道110S可以形成连续体。沟道区110可以包括经由沟道掺杂工艺掺杂的掺杂剂。底沟道110B和侧沟道110S可以各自包括掺杂剂。底沟道110B和侧沟道110S可以具有不同的掺杂剂浓度。例如，侧沟道110S的掺杂剂浓度可以比底沟道110B的掺杂剂浓度高。根据本发明的另一个实施例，侧沟道110S可以是掺杂区，而底沟道110B可以是未掺杂区。换言之，底沟道110B可以不包括掺杂到侧沟道110S中的掺杂剂。即使底沟道110B不包括掺杂到侧沟道110S中的掺杂剂，也可以基于高功函数层107H来获得均匀电平的阈值电压。沟道区110可以具有比通常的平面型晶体管长的沟道长度。因此，可以防止短沟道效应。
多个栅沟槽105可以形成在衬底101中。参见图1A，栅沟槽105可以是沿着一个方向延伸的线形沟槽。栅沟槽105可以横穿有源区104和隔离层102。每个栅沟槽105可以包括第一沟槽105A和第二沟槽105B。第一沟槽105A可以形成在有源区104中。第二沟槽105B可以形成在隔离层102中。第一沟槽105A和第二沟槽105B可以以第一沟槽105A朝向第二沟槽105B连续延伸的方式形成。第一沟槽105A和第二沟槽105B可以使其底面定位于相同的水平处。栅沟槽105的深度可以比隔离沟槽103的深度短。栅沟槽105的下边缘可以是圆形的。栅沟槽105可以形成为U形。栅沟槽105可以形成在第一掺杂区111和第二掺杂区112之间。
掩埋栅结构100G可以延伸到衬底101的内部。例如，掩埋栅结构100G可以形成在栅沟槽105的内部。掩埋栅结构100G可以设置在第一掺杂区111和第二掺杂区112之间的有源区104中，以延伸到隔离层102中。设置在有源区104中的掩埋栅结构100G的一部分的底表面和设置在隔离层102中的掩埋栅结构100G的一部分的底表面可以处于相同的水平。
掩埋栅结构100G可以包括：栅电介质层106、掩埋栅电极BG1和覆盖层109。掩埋栅电极BG1可以包括功函数层107和栅导电层108。掩埋栅电极BG1的顶表面可以定位于比有源区104的顶表面低的水平处。换言之，功函数层107和栅导电层108可以部分地填充栅沟槽105。功函数层107和栅导电层108可以共同地称为“掩埋栅电极”或“嵌入栅电极”。覆盖层109可以设置在功函数层107和栅导电层108之上。
栅沟槽105可以内衬有栅电介质层106。内衬有栅电介质层106的栅沟槽105可以被称为“内衬沟槽”或“内衬栅沟槽”。栅电介质层106可以形成在栅沟槽105的底部和内侧壁之上。栅电介质层106可以包括氧化硅、氮化硅、氮氧化硅、高k材料或它们的组合。高k材料可以包括具有比氧化硅的介电常数高的介电常数的材料。例如，高k材料可以包括具有比约3.9高的介电常数的材料。优选地，高k材料可以包括具有比约10高的介电常数的材料。更优选地，高k材料可以包括具有在大约10到30范围内的介电常数的材料。高k材料可以包括至少一个金属元素。高k材料可以包括含铪材料。含铪材料可以包括：氧化铪、铪硅氧化物、铪硅氮氧化物或它们的组合。根据本发明的另一个实施例，高k材料可以包括：氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、锆硅氮氧化物、氧化铝及其组合。其它已知的高k材料可以可选地用于高k材料。根据本发明的一个实施例，可以通过氧化栅沟槽105的表面来形成栅电介质层106。根据本发明的另一个实施例，可以通过沉积内衬材料、然后氧化内衬材料来形成栅电介质层106。内衬材料可以包括内衬多晶硅或内衬氮化物。
覆盖层109可以覆盖功函数层107和栅导电层108的顶表面。覆盖层109可以包括绝缘材料。覆盖层109可以包括：氮化硅、氮氧化硅或它们的组合。根据本发明的另一个实施例，覆盖层109可以包括氮化硅和氧化硅的组合。例如，为了形成覆盖层109，延伸在掩埋栅电极BG1的顶表面之上的栅电介质层106的内侧壁以及掩埋栅电极BG1的顶表面内衬有氮化硅，然后填充有旋涂电介质(SOD)材料。根据本发明的另一个实施例，覆盖层109可以具有氧化物-氮化物-氧化物(ONO)结构。
在下文中，详细地描述了功函数层107和栅导电层108。
功函数层107可以沿着栅沟槽105的底部和内侧壁形成在栅电介质层106上。功函数层107可以是薄层。例如，功函数层107可以是延续层，其沿着栅沟槽105的底部和内侧壁延续地形成为均匀的厚度。因此，功函数层107可以被称为“功函数内衬”。设置在功函数层107之上的栅导电层108可以部分地填充栅沟槽105。具体地，栅导电层108可以填充栅沟槽至与功函数内衬107L’相同的高度，留下栅沟槽105的其余部分用覆盖层109填充。栅导电层108也可以被称为“填充栅导体”。
栅导电层108可以填充大部分的栅沟槽105。栅导电层108可以具有比功函数层107低的电阻。在这方面，栅导电层108可以被称为“低电阻层”。栅导电层108可以包括金属基材料，以降低掩埋栅电极BG1的电阻。以这种方式，可以增加占据在掩埋栅电极BG1中的栅导电层108的体积，从而降低电阻。栅导电层108可以由低电阻金属制成。栅导电层108可以包括金属、金属氮化物或它们的组合。栅导电层108可以包括钨(W)。当钨用于栅导电层108时，栅电介质层106可能受到侵蚀。例如，使用六氟化钨(WF6)，钨可能会沉积，而栅电介质层106可能受到氟的侵蚀。因此，功函数层107可以用作防止氟从栅导电层108扩散到栅电介质层106的阻挡层。
根据本发明的一个实施例，栅导电层108可以由无氟金属材料制成。无氟金属材料可以是不含氟的材料。例如，无氟金属材料可以是诸如无氟钨(FFW)的材料。
功函数层107可以包括导电材料。功函数层107可以包括具有比多晶硅层低的电阻的材料。功函数层107可以由金属基材料制成。功函数层107可以用作阻挡层。换言之，功函数层107可以是用于防止杂质从栅导电层108扩散到栅电介质层106中的阻挡层。功函数层107可以包括金属氮化物。功函数层107可以包括氮化钛(TiN)。
功函数层107可以包括功函数调整元素。功函数调整元素可以是用于将功函数构造为高功函数或低功函数的材料。高功函数可以意味着比硅的中间间隙功函数高的功函数。低功函数可以意味着比硅的中间间隙功函数低的功函数。具体而言，高功函数可以具有比约4.5eV高的功函数，而低功函数可以具有比约4.5eV低的功函数。功函数调整元素可以将功函数层107的功函数构造为比其固有功函数低。此外，功函数调整元素可以将功函数层107的功函数构造为比其固有功函数高。简言之，功函数层107的功函数可以根据其中包含的功函数调整元素而增加或减少。如上所述，功函数调整元素可以包括高功函数调整元素或低功函数调整元素。高功函数调整元素可以指用于将功函数层107的功函数构造为高功函数的材料。高功函数调整元素可以包括氧、氮、铝或它们的组合。低功函数调整元素可以指用于将功函数层107的功函数构造为低功函数的材料。低功函数调整元素可以包括碳、氢或它们的组合。例如，功函数层107可以包括掺杂有高功函数调整元素的氮化钛。此外，功函数层107可以包括掺杂有低功函数调整元素的氮化钛。功函数层107可以包括：掺杂有氧的氮化钛、掺杂有氮的氮化钛、掺杂有铝的氮化钛、掺杂有碳的氮化钛、掺杂有氢的氮化钛或它们的组合。
在本发明的一个实施例中，功函数层107可以局部包含功函数调整元素。例如，功函数层107可以包括未掺杂的高功函数层107H和掺杂的低功函数层107L’。掺杂的低功函数层107L’可以掺杂有低功函数调整元素。未掺杂的高功函数层107H可以不掺杂有低功函数调整元素。在本发明的实施例中，未掺杂的高功函数层107H也可以不掺杂有高功函数调整元素。具体而言，未掺杂的高功函数层107H可以仅被称为具有比掺杂的低功函数层107L’高的功函数的层，并且未掺杂的高功函数层107H可以不掺杂有高功函数调整元素或低功函数调整元素。掺杂的低功函数层107L’和未掺杂的高功函数层107H可以是延续层。
为了形成掺杂的低功函数层107L’，功函数层107可以局部掺杂有低功函数调整元素。例如，功函数层107可以掺杂有碳、氢或它们的组合。低功函数调整元素可以经由诸如倾斜离子注入工艺的掺杂工艺来掺杂。例如，掺杂的低功函数层107L’可以经由低功函数调整元素的倾斜离子注入而局部地形成在功函数层107上。在本文中，由于不执行倾斜离子注入的其它区域未掺杂有低功函数调整元素，所以其它区域可以保留为未掺杂的高功函数层107H。掺杂的低功函数层107L’可以包括：掺杂有碳的氮化钛、掺杂有氢的氮化钛或它们的组合。未掺杂的高功函数层107H可以包括未掺杂的氮化钛。
如上所述，掺杂的低功函数层107L’可以经由倾斜离子注入工艺形成。倾斜离子注入工艺可以以相对于栅沟槽105的侧壁倾斜的角度执行。倾斜注入工艺中的倾斜角度可以以如此方式进行调整：大部分掺杂的低功函数层107L’和侧沟道110S可以彼此重叠。掺杂的低功函数层107L’可以不与底沟道110B重叠。掺杂低功函数层107L’可以仅形成在栅电介质层106的内部侧壁上，并且可以不与形成在底沟道110B之上的栅电介质层106的底部重叠和接触。未掺杂的高功函数层107H可以形成在栅电介质层106(其形成在底沟道110B之上)的底部之上。未掺杂的高功函数层107H可以与底沟道110B垂直重叠。未掺杂的高功函数层107H可以不与侧沟道110S重叠。掺杂的低功函数层107L’的上部可以与第一掺杂区111和第二掺杂区112水平重叠，这意味着掺杂的低功函数层107L’的顶表面可以延伸到比第一掺杂区111和第二掺杂区112的底表面的高度高的高度。在本文中，掺杂的低功函数层107L’和侧沟道110S可以在水平方向上彼此重叠。掺杂低功函数层107L’可以与侧沟道110S完全重叠。结果，侧沟道110S的阈值电压可以由掺杂的低功函数层107L’的功函数主导控制。未掺杂的高功函数层107H和底沟道110B可以在垂直方向上彼此重叠。未掺杂的高功函数层107H可以与底沟道110B完全重叠。结果，底沟道110B的阈值电压可以由未掺杂的高功函数层107H的功函数主导控制。
未掺杂的高功函数层107H可以具有能够改变底沟道110B的阈值电压的功函数。掺杂的低功函数层107L’可以具有能够改变侧沟道110S的阈值电压的功函数。例如，可以通过未掺杂的高功函数层107H来增加底沟道110B的阈值电压，并且可以通过掺杂的低功函数层107L’来抑制侧沟道110S的阈值电压的增加。未掺杂的高功函数层107H可以具有比约4.5eV高的高功函数。掺杂的低功函数层107L’可以具有比约4.5eV低的低功函数。
未掺杂的高功函数层107H可以形成为与第一掺杂区111和第二掺杂区112垂直间隔开第一高度H1，第一高度H1可以与侧沟道110S的高度相同。第一高度H1可以被限定为第一掺杂区111和第二掺杂区112的底表面与栅沟槽105的最低部分之间的高度。未掺杂的高功函数层107H可以覆盖栅沟槽105大部分的最低部分。此外，掺杂的低功函数层107L’的上部可以与第一掺杂区111和第二掺杂区112重叠第二高度H2。第一高度H1可以比第二高度H2长。掺杂的低功函数层107L’可以与侧沟道110S重叠第一高度H1。因此，掺杂的低功函数层107L’可以与侧沟道110S完全重叠。如上所述，掺杂的低功函数层107L’不仅可以与第一掺杂区111和第二掺杂区112充分重叠，而且还可以与侧沟道110S充分重叠。
底沟道110B、侧沟道110S、第一掺杂区111、第二掺杂区112和掩埋栅结构100G可以形成晶体管。例如，该晶体管可以被称为“掩埋栅型晶体管”。
根据本发明的实施例，未掺杂的高功函数层107H可以是引起高功函数的材料，并且未掺杂的高功函数层107H可以被形成为与第一掺杂区111和第二掺杂区112充分间隔开第一高度H1。阈值电压Vt可以由未掺杂的高功函数层107H改变。例如，未掺杂的高功函数层107H可以增加底沟道110B的阈值电压。由于栅沟槽105具有高的高宽比，所以难以经由通常的沟道掺杂工艺来确保底沟道110B的阈值电压。换言之，难以对栅沟槽105的底部充分地执行沟道掺杂处理。因此，在沟道掺杂之后，可以在栅沟槽105的底部局部地执行额外的沟道掺杂。这可以被称为“局部沟道掺杂”。当注入工艺被执行为局部沟道掺杂工艺时，注入工艺可以被称为“局部沟道注入(LCI)”。经由局部沟道掺杂工艺，可以调整底沟道110B的阈值电压。根据本发明的实施例，可以通过未掺杂的高功函数层107H来调整阈值电压。因此，可以减小底沟道110B的沟道剂量。换言之，可能急剧地降低局部沟道注入的剂量，或者可能省略局部沟道注入的过程。毕竟，由于在本发明的实施例中可以通过未掺杂的高功函数层107H来减少沟道剂量，所以可以改善结泄漏。
此外，由于掺杂的低功函数层107L’具有低功函数，所以可以抑制第一掺杂区111和第二掺杂区112中的栅致漏极泄漏(GIDL)。当未掺杂的高功函数层107H与第一掺杂区111和第二掺杂区112重叠时，可以增加栅致漏极泄漏(GIDL)。因此，未掺杂的高功函数层107H可以控制为形成在不与第一掺杂区111和第二掺杂区112重叠的位置处。
此外，不仅可以通过将不掺杂的高功函数层107H形成为不与侧沟道110S重叠，还可以通过将掺杂的低功函数层107L’形成为完全与侧沟道110S重叠，来防止关态泄漏。关态泄漏可以被称为当晶体管处于关断状态时引起的泄漏流。作为比较性示例，当未掺杂的高功函数层107H与侧沟道110S重叠时，可以增加关态泄漏。此外，当掺杂的低功函数层107L’具有高功函数时，可以增加关态泄漏。侧沟道110S中的这种关态泄漏可以被称为“侧晶体管效应”。随着相邻的掩埋栅结构100G之间的间隙变窄，可以增加关态泄漏。由于侧晶体管效应，摆动会恶化，导致阈值电压的低余量恶化。由于存在于侧沟道110S的一部分上的晶体管可能受到相邻的掩埋栅电极BG1的影响，从而增加阈值电压，所以可能发生侧晶体管效应。
在本发明的以下实施例中，可以尽可能地降低未掺杂的高功函数层107H的高度，使得未掺杂的高功函数层107H不与侧沟道110S重叠，并且掺杂的低功函数层107L’可以被形成为与侧沟道110S完全重叠。这可能导致掩埋栅晶体管的摆动改善，从而防止侧晶体管效应。
此外，在本发明的实施例中，由于阈值电压可以可选地由未掺杂的高功函数层107H和掺杂的低功函数层107L’(它们也用作阻挡层)来控制，因此除了阻挡层之外，不需要添加用于控制阈值电压的额外层。因此，可以防止栅沟槽105的间隙填充缺陷。掺杂的低功函数层107L’可以被称为“低功函数阻挡层”，而未掺杂的高功函数层107H可以被称为“高功函数阻挡层”。
图2A至2C示出了根据本发明的一个实施例的半导体器件。图2A是示出了根据本发明的实施例的半导体器件的平面图。图2B是图2A的半导体器件沿着线A-A’截取的截面图。图2C是图2A的半导体器件沿着线B-B’截取的截面图。根据本发明的实施例的半导体器件100F的一些组成部分可以与半导体器件100的那些组成部分相同。半导体器件100F可以包括：衬底101、隔离层102、有源区104、栅沟槽105、沟道区110、掩埋栅结构100G、第一掺杂区111和第二掺杂区112。掩埋栅结构100G可以包括：栅电介质层106、掩埋栅电极BG1和覆盖层109。掩埋栅电极BG1可以包括功函数层107和栅导电层108。功函数层107可以包括未掺杂的高功函数层107H和掺杂的低功函数层107L’。掺杂的低功函数层107L’可以包括：掺杂有碳的氮化钛，掺杂有氢的氮化钛或它们的组合。未掺杂的高功函数层107H可以包括未掺杂的氮化钛。沟道区110可以包括底沟道110B和侧沟道110S。半导体器件100F可以进一步包括鳍区104F。鳍区104F可以设置在栅沟槽105之下、有源区104的内部。
栅沟槽105可以包括第一沟槽105A和第二沟槽105B。第一沟槽105A可以形成在有源区104中。第二沟槽105B可以形成在隔离层102中。第一沟槽105A和第二沟槽105B可以以如此方式形成：第一沟槽105A朝向第二沟槽105B延续延伸。第一沟槽105A和第二沟槽105B可以使其底面定位于不同的水平处。例如，第一沟槽105A的底表面可以定位于比第二沟槽105B的底表面高的水平处。第一沟槽105A和第二沟槽105B之间的高度差可以通过使隔离层102凹陷来限定。因此，第二沟槽105B可以包括具有比第一沟槽105A的底表面低的底表面的凹陷区R。
由于第一沟槽105A和第二沟槽105B之间的高度差异，鳍区104F可以形成在有源区104中。为此，有源区104可以包括鳍区104F。综上，鳍区104F可以形成在第一沟槽105A之下，并且鳍区104F的侧壁可以经由凹陷的隔离层102F暴露。
鳍区104F是形成有底沟道110B的部分。底沟道110B可以形成在鳍区104F的上部和侧壁中。鳍区104F也可以被称为鞍状鳍。鳍区104F可以增加沟道宽度并改善电特性。
未掺杂的高功函数层107H可以覆盖鳍区104F的顶表面和侧壁。掺杂的低功函数层107L’可以与侧沟道110S重叠。因此，由于存在未掺杂的高功函数层107H，所以可以减小鳍区104F的沟道剂量或者可以省略局部沟道掺杂。
包括掩埋栅结构100G的半导体器件100F可以变成“掩埋栅型鳍沟道晶体管”。
图3A是根据本发明的一个实施例的半导体器件的截面图。图3B是根据本发明的实施例的修改示例的半导体器件的截面图。
参见图3A，根据本发明的第三实施例的半导体器件200的一些组成部分可以与半导体器件100的那些组成部分相同。半导体器件200可以包括：衬底101、隔离层102、有源区104、栅沟槽105、沟道区110、掩埋栅结构200G、第一掺杂区111和第二掺杂区112。掩埋栅结构200G可以包括：栅电介质层106、掩埋栅电极BG2和覆盖层109。掩埋栅电极BG2可以包括功函数层207和栅导电层108。沟道区110可以包括底沟道110B和侧沟道110S。
功函数层207可以由金属氮化物制成。功函数层207可以包括：氮化钛(TiN)、氮化钛铝(TiAlN)或钛铝(TiAl)。
功函数层207可以局部包含功函数调整元素。例如，功函数层207可以包括掺杂的高功函数层107H’和未掺杂的低功函数层107L。掺杂的高功函数层107H’可以掺杂有高功函数调整元素。未掺杂的低功函数层107L可以不掺杂有高功函数调整元素和低功函数调整元素。具体而言，未掺杂的低功函数层107L可以仅指的是具有比掺杂的高功函数层107H’低的功函数的层，并且未掺杂的低功函数层107L可以不掺杂有低功函数调整元素或高功函数调整元素。未掺杂的低功函数层107L和掺杂的高功函数层107H’可以是延续层。
为了形成掺杂的高功函数层107H’，功函数层207可以局部掺杂有高功函数调整元素。例如，功函数层207可以掺杂有氧、氮、铝或它们的组合。高功函数调整元素可以经由掺杂工艺(诸如非倾斜离子注入工艺或等离子体掺杂工艺)来掺杂。例如，掺杂的高功函数层107H’可以经由垂直注入高功函数调整元素而局部地形成在功函数层207上。在本文中，由于不执行垂直注入的其它区域未掺杂有高功函数调整元素，所以其它区域可以保留为未掺杂的低功函数层107L。根据本发明的另一个实施例，掺杂的高功函数层107H’可以经由高功函数调整元素的直接等离子体掺杂工艺来形成。氧和氮可以经由等离子体掺杂工艺或非倾斜离子注入工艺来单独掺杂。铝可以经由非倾斜离子注入工艺来掺杂。
如上所述，掺杂的高功函数层107H’可以经由非倾斜离子注入工艺或等离子体掺杂工艺来形成。非倾斜离子注入工艺可以在相对于底沟道110B的表面的垂直方向上执行。非倾斜离子注入工艺可以平行于侧沟道110S执行。掺杂的高功函数层107H’可以包括：掺杂有氧的氮化钛、掺杂有氮的氮化钛或掺杂有铝的氮化钛。未掺杂的低功函数层107L可以包括未掺杂的氮化钛。
大部分掺杂的高功函数层107H’和底沟道110B可以彼此重叠。掺杂的高功函数层107H’可以不与侧沟道110S重叠。未掺杂的低功函数层107L可以与侧沟道110S重叠。未掺杂的低功函数层107L可以不与底沟道110B重叠。未掺杂的低功函数层107L的上部可以与第一掺杂区111和第二掺杂区112重叠。在本文中，未掺杂的低功函数层107L和侧沟道110S可以在水平方向上彼此重叠。未掺杂的低功函数层107L可以与侧沟道110S完全重叠。结果，侧沟道110S的阈值电压可以由未掺杂的低功函数层107L的功函数主导控制。掺杂的高功函数层107H’和底沟道110B可以在垂直方向上彼此重叠。掺杂的高功函数层107H’可以与底沟道110B完全重叠。结果，底沟道110B的阈值电压可以由掺杂的高功函数层107H’的功函数主导控制。
掺杂的高功函数层107H’可以具有能够改变底沟道110B的阈值电压的功函数。未掺杂的低功函数层107L可以具有能够改变侧沟道110S的阈值电压的功函数。例如，可以通过掺杂的高功函数层107H’来增加底沟道110B的阈值电压，而可以通过未掺杂的低功函数层107L来抑制侧沟道110S的阈值电压的增加。掺杂的高功函数层107H’可以具有比约4.5eV高的高功函数。未掺杂的低功函数层107L可以具有比约4.5eV低的低功函数。
掺杂的高功函数层107H’可以被形成为与第一掺杂区111和第二掺杂区112垂直间隔开第一高度H1，第一高度H1可以与侧沟道110S的高度相同。第一高度H1可以被限定为第一掺杂区111和第二掺杂区112的底表面与栅沟槽105的最低部分之间的高度。掺杂的高功函数层107H’可以覆盖栅沟槽105的大部分最低部分。此外，未掺杂的低功函数层107L与第一掺杂区111和第二掺杂区112可以彼此重叠第二高度H2。第一高度H1可以比第二高度H2长。如上所述，未掺杂的低功函数层107L不仅可以与第一掺杂区111和第二掺杂区112充分重叠，还可以与侧沟道110S充分重叠。
图3B中所示的半导体器件200F的一些组成部分可以与在图3A中所示的半导体器件200的那些组成部分相同。根据本发明实施例的修改示例的半导体器件200F还可以包括鳍区104F。
图4A是根据本发明的一个实施例的半导体器件的截面图。图4B是根据本发明的一个实施例的半导体器件的截面图。
参见图4A，根据本发明的实施例的半导体器件300的一些组成部分可以与半导体器件100和半导体器件200的那些组成部分相同。半导体器件300可以包括：衬底101、隔离层102、有源区104、栅沟槽105、沟道区110、掩埋栅结构300G、第一掺杂区111和第二掺杂区112。掩埋栅结构300G可以包括：栅电介质层106、掩埋栅电极BG3和覆盖层109。掩埋栅电极BG3可以包括功函数层307和栅导电层108。功函数层307可以包括掺杂的高功函数层107H’和掺杂的低功函数层107L’。沟道区110可以包括底沟道110B和侧沟道110S。
在下文中，详细地描述了功函数层307。
功函数层307可以包括导电材料。功函数层307可以包括氮化钛(TiN)。
功函数层307可以包含不同的功函数调整元素。功函数层307可以包括掺杂的高功函数层107H’和掺杂的低功函数层107L’。掺杂的高功函数层107H’可以掺杂有高功函数调整元素，而掺杂的低功函数层107L’可以掺杂有低功函数调整元素。
为了形成掺杂的低功函数层107L’，功函数层107可以局部掺杂有低功函数调整元素。例如，功函数层107可以掺杂有碳、氢或它们的组合。低功函数调整元素可以经由诸如倾斜离子注入的掺杂工艺来掺杂。例如，掺杂的低功函数层107L’可以经由低功函数调整元素的倾斜离子注入而局部地形成在功函数层307上。掺杂的低功函数层107L’可以包括：掺杂有碳的氮化钛、掺杂有氢的氮化钛或掺杂有碳和氢的氮化钛。
为了形成掺杂的高功函数层107H’，功函数层307可以局部掺杂有高功函数调整元素。例如，功函数层307可以掺杂有氧、氮、铝或它们的组合。高功函数调整元素可以经由掺杂工艺(诸如非倾斜离子注入工艺或等离子体掺杂工艺)来掺杂。例如，掺杂的高功函数层107H’可以经由高功函数调整元素的垂直注入而局部地形成在功函数层307上。根据本发明的另一个实施例，掺杂的高功函数层107H’可以经由高功函数调整元素的直接等离子体掺杂工艺来形成。氧和氮可以经由等离子掺杂工艺或非倾斜离子注入工艺来单独掺杂。铝可以经由非倾斜离子注入工艺来掺杂。掺杂的高功函数层107H’可以经由非倾斜离子注入工艺或等离子体掺杂工艺来形成。非倾斜离子注入工艺可以在相对于底沟道110B表面的垂直方向上执行。非倾斜离子注入工艺可以平行于侧沟道110S执行。掺杂的高功函数层107H’可以包括：掺杂有氧的氮化钛、掺杂有氮的氮化钛、掺杂有铝的氮化钛或它们的组合。
图4B中所示的半导体器件300F的一些组成部分可以与图4A中所示的半导体器件300的那些组成部分相同。根据本发明的实施例的半导体器件300F还可以包括鳍区104F。
根据上述本发明的实施例，大部分未掺杂的高功函数层107H和掺杂的高功函数层107H’与底沟道110B可以彼此重叠。未掺杂的高功函数层107H和掺杂的高功函数层107H’可以不与侧沟道110S重叠。未掺杂的低功函数层107L和掺杂的低功函数层107L’可以与侧沟道110S重叠。未掺杂的低功函数层107L和掺杂的低功函数层107L’可以不与底沟道110B重叠。未掺杂的低功函数层107L和掺杂低功函数层107L’的上部可以与第一掺杂区111和第二掺杂区112重叠。在本文中，未掺杂的低功函数层107L和掺杂的低功函数层107L’可以在水平方向上与侧沟道110S重叠。未掺杂的低功函数层107L和掺杂的低功函数层107L’可以与侧沟道110S完全重叠。结果，侧沟道110S的阈值电压可以由未掺杂的低功函数层107L和掺杂的低功函数层107L’的低功函数主导控制。未掺杂的高功函数层107H和掺杂的高功函数层107H’与底沟道110B可以在垂直方向上彼此重叠。未掺杂的高功函数层107H和掺杂的高功函数层107H’可以与底沟道110B完全重叠。结果，底沟道110B的阈值电压可以由未掺杂的高功函数层107H和掺杂的高功函数层107H’的高功函数主导控制。
图5A是根据本发明的一个实施例的半导体器件的截面图。图5B是根据本发明实施例的修改示例的半导体器件的截面图。
参见5A，根据本发明的第五实施例的半导体器件400的一些组成部分可以与半导体器件100的那些组成部分相同。半导体器件400可以包括：衬底101、隔离层102、有源区104、栅沟槽105、沟道区110、掩埋栅结构400G、第一掺杂区111和第二掺杂区112。掩埋栅结构400G可以包括：栅电介质层106、掩埋栅电极BG4和覆盖层109。掩埋栅电极BG4可以包括：功函数层407、栅导电层108、阻挡层113和硅基低功函数层114。功函数层407可以包括未掺杂的高功函数层107H和掺杂的低功函数层107L’。沟道区110可以包括底沟道110B和侧沟道110S。
未掺杂的高功函数层107H可以包括未掺杂的氮化钛。掺杂的低功函数层107L’可以包括掺杂的氮化钛。硅基低功函数层114可以包括多晶硅。例如，掺杂的低功函数层107L’可以包括：碳掺杂的氮化钛、氢掺杂的氮化钛或它们的组合。硅基低功函数层114可以包括掺杂有N型杂质的多晶硅，即为N掺杂的多晶硅层。例如，硅基低功函数层114可以包括砷(As)掺杂的多晶硅层和磷(P)掺杂的多晶硅层。
未掺杂的高功函数层107H可以与底沟道110B重叠。掺杂的低功函数层107L’可以与侧沟道110S重叠。硅基低功函数层114可以在水平方向上与第一掺杂区111和第二掺杂区112重叠。掺杂的低功函数层107L’可以在水平方向上不与第一掺杂区111和第二掺杂区112重叠。未掺杂的高功函数层107H可以形成为与第一掺杂区111和第二掺杂区112垂直间隔开第一高度H11。第一高度H11可以与侧沟道110S的高度相同。第一高度H11可以被限定为第一掺杂区111和第二掺杂区112的底表面与栅沟槽105的最下部分之间的高度。未掺杂的高功函数层107H可以覆盖栅沟槽105的大部分最低部分。同时，硅基低功函数层114可以与第一掺杂区111和第二掺杂区112重叠第二高度H12。第一高度H11可以比第二高度H12长。如上所述，掺杂的低功函数层107L’可以与侧沟道110S完全重叠。
可以在硅基低功函数层114和栅导电层108之间形成阻挡层113。阻挡层113可以覆盖栅导电层108和掺杂的低功函数层107L’的表面。阻挡层113可以包括氮化钛。阻挡层113可以由未掺杂的氮化钛制成。阻挡层113可以防止硅基低功函数层114与栅导电层108之间的扩散。
因为硅基低功函数层114具有低功函数，所以可以抑制第一掺杂区111和第二掺杂区112中的栅致漏极泄漏(GIDL)。
由于掺杂的低功函数层107L’与侧沟道110S完全重叠，所以可以防止关态泄漏。
未掺杂的高功函数层107H可以与底沟道110B完全重叠。因此，底沟道110B的阈值电压可以由未掺杂的高功函数层107H的功函数主导控制。
参见图5B，根据本发明实施例的半导体器件400F的一些组成部分可以与图5A中示出的半导体器件400的那些组成部分相同。半导体器件400F还可以包括鳍区104F。
图6A是根据本发明的一个实施例的半导体器件的截面图。图6B是根据本发明实施例的修改示例的半导体器件的截面图。
参见图6A，根据本发明的第六实施例的半导体器件500的一些组成部分可以与半导体器件100的那些组成部分相同。半导体器件500可以包括：衬底101、隔离层102、有源区104、栅沟槽105、沟道区110、掩埋栅结构500G、第一掺杂区111和第二掺杂区112。掩埋栅结构500G可以包括：栅电介质层106、掩埋栅电极BG5和覆盖层109。掩埋栅电极BG5可以包括：功函数层507、栅导电层108、阻挡层113和硅基低功函数层114。功函数层507可以包括掺杂的高功函数层107H’和未掺杂的低功函数层107L。沟道区110可以包括底沟道110B和侧沟道110S。
掺杂的高功函数层107H’可以包括掺杂的氮化钛。未掺杂的低功函数层107L可以包括未掺杂的氮化钛。硅基低功函数层114可以包括多晶硅。例如，掺杂高功函数层107H’可以包括：氧掺杂的氮化钛、氮掺杂的氮化钛或铝掺杂的氮化钛。硅基低功函数层114可以包括掺杂有N型杂质的多晶硅，即为N掺杂的多晶硅层。
掺杂的高功函数层107H’可以与底沟道110B重叠。未掺杂的低功函数层107L可以与侧沟道110S重叠。硅基低功函数层114可以与第一掺杂区111和第二掺杂区112重叠。未掺杂的低功函数层107L可以不与第一掺杂区111和第二掺杂区112重叠。
可以在硅基低功函数层114和栅导电层108之间形成阻挡层113。阻挡层113可以包括氮化钛。阻挡层113可以是未掺杂的氮化钛。阻挡层113可以防止硅基低功函数层114与栅导电层108之间的扩散。
因为硅基低功函数层114具有低功函数，所以可以抑制第一掺杂区111和第二掺杂区112中的栅致漏极泄漏(GIDL)。
由于未掺杂的低功函数层107L与侧沟道110S完全重叠，所以可以防止关态泄漏。
掺杂的高功函数层107H’可以与底沟道110B完全重叠。因此，底沟道110B的阈值电压可以由掺杂的高功函数层107H’的功函数主导控制。
参见图6B，根据本发明的第六实施例的半导体器件500F的一些组成部分可以与图6A所示的半导体器件500的那些组成部分相同。半导体器件500F还可以包括鳍区104F。
图7A是根据本发明的一个实施例的半导体器件的截面图。图7B是根据本发明实施例的半导体器件的截面图。
参见图7A，根据本发明实施例的半导体器件600的一些组成部分可以与半导体器件100的那些组成部分相同。半导体器件600可以包括：衬底101、隔离层102、有源区104、栅沟槽105、沟道区110、掩埋栅结构600G、第一掺杂区111和第二掺杂区112。掩埋栅结构600G可以包括：栅电介质层106、掩埋栅电极BG6和覆盖层109。掩埋栅电极BG6可以包括：功函数层607、栅导电层108、阻挡层113和硅基低功函数层114。功函数层607可以包括掺杂的高功函数层107H’和掺杂的低功函数层107L’。沟道区110可以包括底沟道110B和侧沟道110S。
掺杂的高功函数层107H’可以包括掺杂的氮化钛。掺杂的低功函数层107L’可以包括掺杂的氮化钛。硅基低功函数层607L可以包括多晶硅。例如，掺杂高功函数层107H’可以包括：氧掺杂的氮化钛、氮掺杂的氮化钛或铝掺杂的氮化钛。掺杂的低功函数层107L’可以包括：碳掺杂的氮化钛、氢掺杂的氮化钛或它们的组合。硅基低功函数层114可以包括掺杂有N型杂质的多晶硅，即为N掺杂的多晶硅层。
掺杂的高功函数层107H’可以与底沟道110B重叠。掺杂的低功函数层107L’可以与侧沟道110S重叠。硅基低功函数层114可以与第一掺杂区111和第二掺杂区112重叠。掺杂的低功函数层107L’可以不与第一掺杂区111和第二掺杂区112重叠。
可以在硅基低功函数层114和栅导电层108之间形成阻挡层113。阻挡层113可以包括氮化钛。阻挡层113可以由未掺杂的氮化钛制成。阻挡层113可以防止硅基低功函数层114与栅导电层108之间的扩散。
由于硅基低功函数层114具有低功函数，所以可以抑制第一掺杂区111和第二掺杂区112中的栅致漏极泄漏(GIDL)。
由于掺杂的低功函数层107L’与侧沟道110S完全重叠，所以可以防止关态泄漏。
掺杂的高功函数层107H’可以与底沟道110B完全重叠。因此，底沟道110B的阈值电压可以由掺杂的高功函数层107H’的功函数主导控制。
参见图7B，根据本发明的实施例的半导体器件600F的一些组成部分可以与图7A中示出的半导体器件600的那些组成部分相同。半导体器件600F还可以包括鳍区104F。
在本发明的上述实施例中，未掺杂的高功函数层107H和掺杂的高功函数层107H’以及未掺杂的低功函数层107L和掺杂的低功函数层107L’可以是阻挡层。因此，掩埋栅结构100G至600G可以具有阻挡层设置在栅导电层108与栅电介质层106之间的结构。
在本发明的以上实施例中，未掺杂的高功函数层107H和未掺杂的低功函数层107L可以包括氮化钛铝(TiAlN)或钛铝(TiAl)。掺杂的高功函数层107H’可以包括：氧掺杂的氮化钛铝(TiAlN)、氮掺杂的氮化钛铝(TiAlN)、富铝掺杂的氮化钛铝(TiAlN)、氧掺杂的钛铝(TiAl)、氮掺杂的钛铝(TiAl)或富铝掺杂的钛铝(TiAl)。掺杂的低功函数层107L’可以包括：碳掺杂的氮化钛铝(TiAlN)、氢掺杂的氮化钛铝(TiAlN)、碳掺杂的钛铝(TiAl)或者氢掺杂的钛铝(TiAl)。
图8A是根据本发明的一个实施例的半导体器件的截面图。图8B至图8F是示出了根据本发明实施例的半导体器件的截面图。
本发明的以下实施例描述了无阻挡层掩埋栅结构。无阻挡层掩埋栅结构可以不包括栅导电层和栅电介质层之间的阻挡层。栅导电层可以由不侵蚀栅电介质层的材料形成。例如，掩埋栅电极可以仅由例如栅导电层的材料形成。栅导电层可以由氮化钛制成。仅由氮化钛制成的掩埋栅电极BG可以被称为“仅TiN的BG”。由于氮化钛在其内部不含氟，因此不会侵蚀栅电介质层。
参见图8A，根据本发明实施例的半导体器件700的一些组成部分可以与半导体器件100的那些组成部分相同。半导体器件700可以包括：衬底101、隔离层102、有源区104、鳍区104F、栅沟槽105、沟道区110、掩埋栅结构700G、第一掺杂区111以及第二掺杂区112。掩埋栅结构700G可以包括：栅电介质层106、掩埋栅电极BG7和覆盖层109。掩埋栅电极BG7可以包括：第一栅导电层707H、第二栅导电层707L’和第三栅导电层708。第一栅导电层707H和第二栅导电层707L’可以保形地形成在栅电介质层106之上。第一栅导电层707H和第二栅导电层707L’可以形成延续体。设置在第一栅导电层707H和第二栅导电层707L’之上的第三栅导电层708可以填充栅沟槽105。第一栅导电层707H、第二栅导电层707L’和第三栅导电层708可以分别包括氮化钛。
第二栅导电层707L’可以包括掺杂的氮化钛。例如，第二栅导电层707L’可以包括：碳掺杂的氮化钛，氢掺杂的氮化钛或它们的组合。第一栅导电层707H和第三栅导电层708可以不掺杂有功函数调整元素，例如碳或氢。因此，第一栅导电层707H和第三栅导电层708可以包括未掺杂的氮化钛。
参见图8B，掩埋栅电极BG7可以包括：第一栅导电层707H’、第二栅导电层707L和第三栅导电层708。第一栅导电层707H’、第二栅导电层707L和第三栅导电层708可以分别包括氮化钛。
第一栅导电层707H’可以包括掺杂的氮化钛。例如，第一栅导电层707H’可以包括：氧掺杂的氮化钛、氮掺杂的氮化钛或者铝掺杂的氮化钛。第二栅导电层707L和第三栅导电层708可以不掺杂有功函数调整元素，例如氧、氮或铝。因此，第二栅导电层707L和第三栅导电层708可以包括未掺杂的氮化钛。
参见图8C，掩埋栅电极BG7可以包括：第一栅导电层707H’、第二栅导电层707L’和第三栅导电层708。第一栅导电层707H’、第二栅导电层707L’和第三栅导电层708可以分别包括氮化钛。
第一栅导电层707H’可以包括掺杂的氮化钛。例如，第一栅导电层707H’可以包括：氧掺杂的氮化钛、氮掺杂的氮化钛或者铝掺杂的氮化钛。第二栅导电层707L’可以包括：碳掺杂的氮化钛、氢掺杂的氮化钛或它们的组合。第三栅导电层708可以不掺杂有功函数调整元素，例如碳、氢、氧、氮或铝。因此，第三栅导电层708可以包括未掺杂的氮化钛。
参见图8A至8C，第一栅导电层707H和707H’可以被形成为与第一掺杂区111和第二掺杂区112垂直间隔开第一高度H1。第一高度H1可以与侧沟道110S的高度相同。第一高度H1可以被限定为第一掺杂区111和第二掺杂区112的底表面与栅沟槽105的最下部分之间的高度。第一栅导电层707H和707H’可以覆盖栅沟槽105的大部分最下部分。第二栅导电层707L和707L’的上部可以与第一掺杂区111和第二掺杂区112重叠第二高度H2。第一高度H1可以比第二高度H2长。第二栅导电层707L和707L’可以与侧沟道110S重叠第一高度H1。因此，第二栅导电层707L和707L’可以与侧沟道110S完全重叠。如上所述，第二栅导电层707L和707L’不仅可以与第一掺杂区111和第二掺杂区112充分重叠，而且还可以与侧沟道110S充分重叠。
参见图8D，掩埋栅电极BG7可以包括：第一栅导电层707H、第二栅导电层707L’、第三栅导电层708和硅基低功函数层714。第一栅导电层707H、第二栅导电层707L’和第三栅导电层708可以分别包括氮化钛。第二栅导电层707L’可以包括掺杂的氮化钛。例如，第二栅导电层707L’可以包括：碳掺杂的氮化钛、氢掺杂的氮化钛或它们的组合。第一栅导电层707H和第三栅导电层708可以不掺杂有碳或氢。因此，第一栅导电层707H和第三栅导电层708可以包括未掺杂的氮化钛。硅基低功函数层714可以包括掺杂有N型杂质的多晶硅，即为N掺杂的多晶硅层。例如，硅基低功函数层714可以包括砷(As)掺杂的多晶硅层或磷(P)掺杂的多晶硅层。第一栅导电层707H可以形成为与第一掺杂区111和第二掺杂区112垂直间隔开第一高度H21。第一高度H21可以与侧沟道110S的高度相同。第一高度H21可以被限定为第一掺杂区111和第二掺杂区112的底表面与栅沟槽105的最下部分之间的高度。第一栅导电层707H可以覆盖栅沟槽105的大部分最下部分。此外，硅基低功函数层714可以与第一掺杂区111和第二掺杂区112重叠第二高度H22。第一高度H21可以比第二高度H22长。如上所述，第二栅导电层707L’可以与侧沟道110S完全重叠。
参见图8E，掩埋栅电极BG7可以包括：第一栅导电层707H’、第二栅导电层707L、第三栅导电层708和硅基低功函数层714。第一栅导电层707H’，第二栅导电层707L和第三栅导电层708可以分别包括氮化钛(TiN)。第一栅导电层707H’可以包括掺杂的氮化钛。例如，第一栅导电层707H’可以包括：氧掺杂的氮化钛、氮掺杂的氮化钛或者铝掺杂的氮化钛。第二栅导电层707L和第三栅导电层708可以不掺杂有功函数调整元素，例如氧、氮或铝。因此，第二栅导电层707L和第三栅导电层708可以包括未掺杂的氮化钛。硅基低功函数层714可以包括掺杂有N型杂质的多晶硅，即为N掺杂的多晶硅层。例如，硅基低功函数层714可以包括砷(As)掺杂的多晶硅层或磷(P)掺杂的多晶硅层。
参见图8F，掩埋栅电极BG7可以包括：第一栅导电层707H’、第二栅导电层707L’、第三栅导电层708以及硅基低功函数层714。第一栅导电层707H’、第二栅导电层707L’和第三栅导电层708可以分别包括氮化钛。第一栅导电层707H’可以包括掺杂的氮化钛。例如，第一栅导电层707H’可以包括：氧掺杂的氮化钛、氮掺杂的氮化钛或者铝掺杂的氮化钛。第二栅导电层707L’可以包括：碳掺杂的氮化钛、氢掺杂的氮化钛或它们的组合。第三栅导电层708可以不掺杂有功函数调整元素，例如碳、氢、氧、氮或铝。因此，第三栅导电层708可以包括未掺杂的氮化钛。硅基低功函数层714可以包括掺杂有N型杂质的多晶硅，即为N掺杂的多晶硅层。例如，硅基低功函数层714可以包括砷(As)掺杂的多晶硅层或磷(P)掺杂的多晶硅层。
在图8A至图8F中示出的半导体器件700还可以包括鳍区104F。此外，图8D至8F中所示的半导体器件700可以不包括硅基低功函数层714和第三栅导电层708之间的阻挡层。换言之，因为第三栅导电层708包括氮化钛，所以可以基本上防止硅基低功函数层714和第三栅导电层708之间的扩散。
图9示出了根据本发明实施例的半导体器件100的应用示例。
参见图9，示出了存储器单元800。存储器单元800可以包括：单元晶体管830、位线840和存储元件850。单元晶体管830可以是根据本发明实施例的半导体器件100。因此，单元晶体管830可以包括：掩埋字线结构800G、沟道区110、第一掺杂区111和第二掺杂区112。第一掺杂区111可以经由第一接触插塞841电连接到位线840。第二掺杂区112可以经由第二接触插塞851电连接到存储元件850。掩埋字线结构800G可以与掩埋栅结构(参见图1B的“100G”)相同。掩埋字线结构800G可以嵌入在栅沟槽105的内部。掩埋字线结构800G可以包括栅电介质层106、掩埋字线BWL和覆盖层109。掩埋字线BWL可以包括：未掺杂的高功函数层107H、掺杂的低功函数层107L’和栅导电层108。
单元晶体管830的掩埋字线结构800G可以用从掩埋栅结构200G、300G、400G、500G、600G和700G之中选择的一种掩埋栅结构来代替。此外，单元晶体管830还可以包括鳍区104F。
存储元件850可以是电容器。存储元件850可以包括与第二接触插塞851接触的存储节点。存储节点可以是圆柱形或柱形。电容器电介质层可以形成在存储节点的表面上。电容器电介质层可以包括选自氧化锆、氧化铝和氧化铪中的至少一种。例如，电容器电介质层可以具有层叠有第一氧化锆、氧化铝和第二氧化锆的ZAZ结构。板节点可以形成在电容器电介质层之上。存储节点和板节点可以包括含金属材料。
根据本发明的另一个实施例，存储元件850可以包括可变电阻器。可变电阻器可以包括相变材料。相变材料可以包括选自硫族元素的碲(Te)和硒(Se)之中的至少一种。根据本发明的另一个实施例，可变电阻器可以包括过渡金属氧化物。根据本发明的又一个实施例，可变电阻器可以是磁隧道结(MTJ)。
如上所述，存储器单元800的掩埋字线BWL可以包括：未掺杂的高功函数层107H、掺杂的低功函数层107L’和栅导电层108。当存储器单元800被应用于动态随机存取存储(DRAM)器件时，可以改善摆动和栅致漏极泄漏(GIDL)。因此，可以防止单元晶体管830的关态泄漏。最终，可以改善DRAM的刷新特性。
根据本发明实施例的半导体器件可以应用于电子设备。电子设备可以包括多个半导体器件。例如，电子设备可以包括：根据本发明的上述实施例的半导体器件100、100F、200、200F、300、300F、400、400F、500、500F、600、600F和700之中的至少一个或更多个以及存储器单元800。
包括在电子设备中的半导体器件之中的至少一个半导体器件可以包括形成在栅沟槽内部的掩埋栅结构。掩埋栅结构可以包括高功函数层和低功函数层。高功函数层和低功函数层可以与本发明的上述实施方式中的那些高功函数层和低功函数层相同。底沟道的阈值电压可以通过高功函数层来增加。侧沟道的阈值电压可以被低功函数层抑制。此外，通过低功函数层可以改善栅致漏极泄漏(GIDL)。因此，即使电子设备较小，电子设备也能够实现快速的操作速度。
图10A至图10F是示出了用于制造根据第一示例的半导体器件的方法的截面图。在下文中，参照图10A至10F描述了用于制造图1A的半导体器件100和图2A的半导体器件100F的方法的示例。
参见10A，隔离层12可以形成在衬底11中。隔离层12可以限定有源区14。隔离层12可以通过浅沟槽隔离(STI)工艺形成。STI工艺可以执行如下。可以通过刻蚀衬底11来形成隔离沟槽13。隔离沟槽13可以填充有隔离材料，因此可以形成隔离层12。隔离层12可以包括：氧化硅、氮化硅或它们的组合。可以执行化学气相沉积(CVD)工艺或其它沉积工艺以用隔离材料来填充隔离沟槽13。在本文中，可以额外地执行诸如化学机械抛光(CMP)的平坦化工艺。
可以在衬底11之上形成硬掩模层15。硬掩模层15可以由相对于衬底11具有刻蚀选择性的材料形成。硬掩模层15可以包括氧化硅。硬掩模层15可以包括TEOS(四乙氧基硅烷)。
可以在衬底11的内部形成栅沟槽16。栅沟槽16可以具有横穿有源区14和隔离层12的线形状。为了栅沟槽16，可以在衬底11之上形成掩模图案(未示出)，并且可以通过将掩模图案用作刻蚀掩模来执行刻蚀工艺。栅沟槽16可以形成为比隔离沟槽13浅。栅沟槽16的深度可以足够深以扩大将在随后形成的掩埋栅电极的平均截面积。因此，掩埋栅电极的电阻可能会降低。栅沟槽16的底部边缘可以具有弯曲的形状。通过将栅沟槽16的底部形成为具有弯曲的形状，可以最小化栅沟槽16的底部中的不均匀性，并且因此，可以容易地填充栅电极。此外，通过将栅沟槽16的底部形成为弯曲的形状，可以从栅沟槽16的底部去除直角边缘，从而减轻电场的集中。
可以形成鳍区14F。鳍区14F可以通过使隔离层12凹陷来形成。
随后，可以沿着栅沟槽16的轮廓来限定沟道区18。例如，侧沟道18S可以被限定在栅沟槽16的外侧壁上，而底沟道18B可以被限定在栅沟槽16的外侧壁上。底沟道18B可以被限定在鳍区14F的上部和内侧壁上。
作为用于限定底沟道18B和侧沟道18S的一种方法，可以执行沟道掺杂工艺。沟道掺杂工艺可以在栅沟槽16的底部和侧壁上执行。另外，可以在栅沟槽16的底部上执行局部沟道掺杂工艺。在执行沟道掺杂工艺时，可以控制掺杂浓度。换言之，当随后形成功函数层时，可以减少沟道掺杂浓度或者可以省略沟道掺杂工艺。具体地，可以减小局部沟道掺杂浓度或者可以省略局部沟道掺杂工艺。
栅电介质层17可以形成在栅沟槽16的底表面和内侧壁之上。在形成栅电介质层17之前，可以对由刻蚀工艺引起的栅沟槽16的表面上的损坏进行处理。例如，在经由热氧化工艺形成牺牲氧化物之后，可以去除牺牲氧化物。
栅电介质层17可以通过热氧化工艺来形成。根据本发明的另一个实施例，栅电介质层17可以经由化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成。栅电介质层17可以包括：高电介质材料、氧化物、氮化物、氮氧化物或它们的组合。高电介质材料可以包括含铪材料。含铪材料可以包括：铪氧化物、铪硅氧化物、铪硅氮氧化物、或它们的组合。根据本发明的另一个实施例，高电介质材料可以包括：镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、锆硅氮氧化物、铝氧化物及其组合。此外，可以选择性地使用其它已知的高电介质材料来代替上述的高电介质材料。
根据本发明的另一个实施例，可以通过沉积然后自由基氧化内衬多晶硅层来形成栅电介质层17。
根据本发明的又一个实施例，可以通过沉积然后自由基氧化内衬氮化硅层来形成栅电介质层17。
参见图10B，可以在栅电介质层17之上形成功函数层19A。功函数层19A可以保形地形成在栅电介质层17的表面之上。功函数层19A可以包括导电材料。功函数层19A可以经由化学气相沉积(CVD)工艺和原子层沉积(ALD)工艺来形成。功函数层19A可以是薄层。例如，功函数层19A可以是沿着栅沟槽16的内侧壁形成为均匀厚度的延续层。功函数层19A可以包括具有比多晶硅层更低电阻的材料。功函数层19A可以由金属基的材料制成。功函数层19A可以用作用于防止随后的栅导电层的杂质扩散到栅电介质层17中的阻挡层。功函数层19A可以是金属氮化物层。功函数层19A可以包括氮化钛(TiN)。功函数层19A可以包括具有化学计量组成比(stoichiometric composition ratio)的氮化钛。此外，功函数层19A可以包括未掺杂的氮化钛。
参见图10C，可以执行低功函数调整元素掺杂工艺20L。经由低功函数调整元素掺杂工艺20L，功函数层19A可以局部地掺杂有低功函数调整元素。低功函数调整元素可以指的是用于将功函数层19A构造为低功函数的材料。低功函数调整元素可以包括碳、氢或它们的组合。
经由低功函数调整元素掺杂工艺20L，功函数层19A可以局部地包括低功函数调整元素。例如，可以经由低功函数调整元素掺杂工艺20L来形成低功函数层19L’。因此，功函数层19A可以被分成高功函数层19H和低功函数层19L’。高功函数层19H可以不掺杂有低功函数调整元素。此外，高功函数层19H可以不掺杂有高功函数调整元素。另外，高功函数层19H可以具有功函数层19A的固有功函数。因此，高功函数层19H可以指的是具有比低功函数层19L’高的功函数的层，并且可以不掺杂有高功函数调整元素。低功函数层19L’和高功函数层19H可以是延续层。低功函数层19L’可以形成在硬掩模层15的侧壁和上表面上。
如上所述，低功函数层19L’可以经由低功函数调整元素掺杂工艺20L来形成。总之，为了形成低功函数层19L’，低功函数调整元素可以被局部掺杂。例如，可以经由低功函数调整元素掺杂工艺20L来将碳、氢或它们的组合掺杂到低功函数层19L’中。低功函数调整元素可以经由诸如倾斜注入工艺的掺杂工艺来掺杂。例如，低功函数层19L’可以经由低功函数调整元素的倾斜注入而局部地形成在功函数层19A上。在本文中，由于功函数层19A的其中不执行倾斜注入的一部分未掺杂有低功函数调整元素，所以该部分可以保留为高功函数层19H。低功函数层19L’可以包括掺杂的氮化钛。换言之，低功函数层19L’可以包括：碳掺杂的氮化钛、氢掺杂的氮化钛或它们的组合。高功函数层19H可以包括未掺杂有碳或氢的未掺杂的氮化钛(TiN)。在一些实施例中，低功函数调整元素可以以从约3KeV至约5KeV的注入能量来注入。在一些实施例中，低功函数调整元素可以以从约1×1014个原子/cm2至大约5×1015个原子/cm2的剂量来注入。
低功函数层19L’可以经由倾斜注入工艺来形成。倾斜注入工艺中的倾斜角度可以以大部分的低功函数层19L’和侧沟道18S可以彼此重叠的方式进行调整。低功函数层19L’可以不与底沟道18B重叠。高功函数层19H可以与底沟道18B重叠。高功函数层19H可以不与侧沟道18S重叠。
参见图10D，可以形成低电阻层21A。低电阻层21A可以在高功函数层19H和低功函数层19L’之上填充栅沟槽16。低电阻层21A可以由金属基材料形成。低电阻层21A可以包括钨层。
参见图10E，可以形成掩埋栅电极BG10。为了形成掩埋栅电极BG10，低功函数层19L’和低电阻层21A可以经由回蚀工艺而凹陷。掩埋栅电极BG10可以形成在比有源区14的上表面低的水平面处。因此，掩埋栅电极BG10可以定位于栅沟槽16的内部。在执行回蚀工艺之前，可以预先执行诸如化学机械抛光(CMP)的平坦化工艺。可以经由低电阻层21A的CMP工艺和回蚀工艺来形成栅导电层21。低功函数层19L’可以经由CMP工艺和回蚀工艺而仅保留在栅沟槽16的内部。高功函数层19H可以不被暴露于回蚀工艺和CMP工艺。
掩埋栅电极BG10可以包括：高功函数层19H、低功函数层19L’和栅导电层21。低功函数层19L’可以接触栅导电层21的侧壁。高功函数层19H可以与栅导电层21的底表面接触。高功函数层19H和低功函数层19L’可以形成延续体。栅导电层21的上表面和低功函数层19L’的上表面可以形成在相同的水平处。
参见图10F，可以在掩埋栅电极BG10之上形成覆盖层22。覆盖层22可以包括电介质材料。栅沟槽16可以在掩埋栅电极BG10之上填充有覆盖层22。覆盖层22可以包括氮化硅。随后，覆盖层22可以被平坦化以暴露出衬底11的上表面。根据本发明的另一个实施例，覆盖层22可以包括氧化硅。根据本发明的又一个实施例，覆盖层22可以具有NON(氮化物-氧化物-氮化物)结构。
当形成覆盖层22时，可以形成掩埋栅结构。掩埋栅结构可以包括：栅电介质层17、高功函数层19H、低功函数层19L’、栅导电层21和覆盖层22。
随后，可以形成第一掺杂区23和第二掺杂区24。第一掺杂区23和第二掺杂区24可以经由诸如注入工艺的掺杂工艺来形成。第一掺杂区23和第二掺杂区24可以具有相同的深度。根据本发明的另一个实施例，第一掺杂区23可以比第二掺杂区24深。沟道区18可以限定在第一掺杂区23和第二掺杂区24之间。换言之，沟道区18可以包括侧沟道18S和底沟道18B。第一掺杂区23和第二掺杂区24可以使得侧沟道18S的高度比其初始高度低，所述初始高度是初始形成侧沟道18S时侧沟道18S的高度。
第一掺杂区23和第二掺杂区24可以具有与低功函数层19L’的上部水平地重叠的深度。此外，第一掺杂区23和第二掺杂区24可以设置在与高功函数层19H在垂直方向上充分间隔开的深度处。
低功函数层19L’和侧沟道18S可以在水平方向上彼此重叠。低功函数层19L’可以与侧沟道18S完全重叠。结果，侧沟道18S的阈值电压可以由低功函数层19L’的低功函数主导控制。高功函数层19H和底沟道18B可以彼此垂直地重叠。高功函数层19H可以与底沟道18B完全重叠。结果，底沟道18B的阈值电压可以由高功函数层19H的高功函数主导控制。高功函数层19H可以具有比约4.5eV高的高功函数。低功函数层19L可以具有比约4.5eV低的功函数。
图11A至图11C是示出了用于制造根据第二示例的半导体器件的方法的截面图。在下文中，参照图11A至图11C描述了用于制造图3A的半导体器件200和图3B的半导体器件200F的方法的示例。
首先，经由图10A和图10B中描述的方法，可以形成功函数层19A。可以保形地形成功函数层19A。功函数层19A可以包括氮化钛。
随后，参见图11A，可以执行高功函数调整元素掺杂工艺20H。经由高功函数调整元素掺杂工艺20H，功函数层19A可以局部地掺杂有高功函数调整元素。高功函数调整元素可以将功函数层19A的功函数构造为比其固有的功函数高的功函数。高功函数调整元素可以指的是用于将功函数层19A的功函数构造为高功函数的材料。高功函数调整元素可以包括氧、氮、铝或它们的组合。
经由高功函数调整元素掺杂工艺20H，功函数层19A可以局部地包括高功函数调整元素。例如，可以经由高功函数调整元素掺杂工艺20H来形成高功函数层19H’。因此，功函数层19A可以被分成高功函数层19H’和低功函数层19L。高功函数层19H’可以掺杂有高功函数调整元素。低功函数层19L可以不掺杂有高功函数调整元素。此外，低功函数层19L可以不掺杂有低功函数调整元素。另外，低功函数层19L可以具有功函数层19A的固有功函数。因此，低功函数层19L可以指的是具有比高功函数层19H’低的功函数的层，并且其可以不掺杂有低功函数调整元素。低功函数层19L和高功函数层19H’可以是延续层。
如上所述，高功函数层19H’可以经由高功函数调整元素掺杂工艺20H来形成。简言之，为了形成高功函数层19H’，可以局部地掺杂高功函数调整元素。例如，可以经由高功函数调整元素掺杂工艺20H将氧、氮、铝或它们的组合掺杂到高功函数层19H’中。高功函数调整元素可以经由诸如注入工艺的掺杂工艺来掺杂。例如，高功函数层19H’可以经由垂直注入高功函数调整元素而局部地形成在功函数层19A上。在本文中，由于功函数层19A的其中不执行注入的一部分未掺杂有高功函数调整元素，所以该部分可以保留为低功函数层19L。高功函数层19H’可以形成在硬掩模层15的侧壁和上表面上。在一些实施例中，高功函数调整元素可以以从约3KeV至约5KeV的注入能量来注入。在一些实施例中，高功函数调整元素可以以从约1×1014个原子/cm2至约5×1015个原子/cm2的剂量来注入。在一些实施例中，高功函数调整元素掺杂工艺20H可以使用等离子体掺杂(PLAD)来执行。例如，等离子掺杂可以以约0.5KeV的能量和约1×1016个原子/cm2的剂量来执行。
高功函数层19H’可以包括：氧掺杂的氮化钛、氮掺杂的氮化钛或铝掺杂的氮化钛。此外，高功函数层19H’可以包括掺杂的氮化钛，其掺杂有选自氧、氮和铝的组中的至少两种或更多种元素。低功函数层19L可以包括未掺杂的氮化钛(未掺杂的TiN)，其未掺杂有氧、氮和铝。
如上所述，高功函数层19H’可以经由垂直注入工艺来形成。垂直注入工艺的注入角度可以以大部分高功函数层19H’和底沟道18B可以彼此重叠的方式进行调整。高功函数层19H’可以不与侧沟道18S重叠。低功函数层19L可以与底沟道18B重叠。低功函数层19L可以不与侧沟道18S重叠。
参见图11B，可以形成低电阻层21A。低电阻层21A可以在高功函数层19H’和低功函数层19L之上填充栅沟槽16。低电阻层21A可以由金属基材料形成。低电阻层21A可以包括钨层。
参见图11C，可以形成掩埋栅电极BG20。为了形成掩埋栅电极BG20，低功函数层19L和低电阻层21A可以经由回蚀工艺而凹陷。掩埋栅电极BG20可以形成在比有源区14的上表面低的水平处。因此，掩埋栅电极BG20可以定位于栅沟槽16的内部。在执行回蚀工艺之前，可以预先执行诸如化学机械抛光(CMP)的平坦化工艺。
经由低电阻层21A的CMP工艺和回蚀工艺，可以形成栅导电层21。低功函数层19L可以经由CMP工艺和回蚀工艺而仅保留在栅沟槽16的内部。高功函数层19H’可以不被暴露于回蚀工艺和CMP工艺。
掩埋栅电极BG20可以包括：高功函数层19H’、低功函数层19L和栅导电层21。低功函数层19L可以与栅导电层21的侧壁接触。高功函数层19H’可以与栅导电层21的底表面接触。高功函数层19H’和低功函数层19L可以形成延续体。栅导电层21的上表面和低功函数层19L的上表面可以形成在相同的水平处。
随后，可以在掩埋栅电极BG20之上形成覆盖层22。覆盖层22可以包括电介质材料。栅沟槽16可以在掩埋栅电极BG20之上填充有覆盖层22。覆盖层22可以包括氮化硅。随后，覆盖层22可以被平坦化以暴露出衬底11的上表面。根据本发明的另一个实施例，覆盖层22可以包括氧化硅。根据本发明的又一个实施例，覆盖层22可以具有NON(氮化物-氧化物-氮化物)结构。
当覆盖层22形成时，可以形成掩埋栅结构。掩埋栅结构可以包括：栅电介质层17、高功函数层19H’、低功函数层19L、栅导电层21和覆盖层22。
随后，可以形成第一掺杂区23和第二掺杂区24。第一掺杂区23和第二掺杂区24可以通过诸如注入工艺的掺杂工艺来形成。第一掺杂区23和第二掺杂区24可以具有相同的深度。根据本发明的另一个实施例，第一掺杂区23可以比第二掺杂区24深。沟道区18可以限定在第一掺杂区23和第二掺杂区24之间。换言之，沟道区18可以包括侧沟道18S和底沟道18B。第一掺杂区23和第二掺杂区24可以使得侧沟道18S的高度比其初始高度低，所述初始高度是初始形成侧沟道18S时的侧沟道18S的高度。
第一掺杂区23和第二掺杂区24可以具有与低功函数层19L的上部水平地重叠的深度。此外，第一掺杂区23和第二掺杂区24可以设置在与高功函数层19H’在垂直方向上充分间隔开的深度处。
低功函数层19L和侧沟道18S可以在水平方向上彼此重叠。低功函数层19L可以与侧沟道18S完全重叠。结果，侧沟道18S的阈值电压可以由低功函数层19L的功函数主导控制。高功函数层19H’和底沟道18B可以彼此垂直地重叠。高功函数层19H’可以与底沟道18B完全重叠。结果，底沟道18B的阈值电压可以由高功函数层19H’的功函数主导控制。高功函数层19H’可以具有比约4.5eV高的高功函数。低功函数层19L可以具有比约4.5eV低的功函数。
图12A至图12C是示出了用于制造根据第三示例的半导体器件的方法的截面图。在下文中，参照图12A至图12C描述了制造图4A的半导体器件300和图4B的半导体器件300F的方法的示例。
首先，经由图10A和图10B中描述的方法，可以形成功函数层19A。可以保形地形成功函数层19A。功函数层19A可以包括氮化钛。
随后，参见图12A，可以执行低功函数调整元素掺杂工艺20L。经由低功函数调整元素掺杂工艺20L，功函数层19A可以局部地掺杂有低功函数调整元素。低功函数调整元素可以将功函数层19A的功函数构造为比其固有的功函数低的功函数。低功函数调整元素可以包括碳、氢或它们的组合。
经由低功函数调整元素掺杂工艺20L，低功函数层19L’可以局部地形成在功函数层19A中。低功函数调整元素可以经由诸如倾斜注入工艺的掺杂工艺来掺杂。在本文中，由于功函数层19A的其中不执行倾斜注入的一部分未掺杂有低功函数调整元素，所以该部分可以保留为未掺杂的功函数层19B。低功函数层19L’可以包括：碳掺杂的氮化钛、氢掺杂的氮化钛或它们的组合。未掺杂的功函数层19B可以包括未掺杂的氮化钛(未掺杂的TiN)。
如上所述，低功函数层19L’可以经由倾斜注入工艺来形成。倾斜注入工艺的倾斜角度可以以大部分低功函数层19L’和侧沟道18S可以彼此重叠的方式进行调整。低功函数层19L’可以不与底沟道18B重叠。未掺杂的功函数层19B可以与底沟道18B重叠。未掺杂的功函数层19B可以不与侧沟道18S重叠。
参见图12B，可以执行高功函数调整元素掺杂工艺20H。经由高功函数调整元素掺杂工艺20H，未掺杂的功函数层19B可以掺杂有高功函数调整元素。高功函数调整元素可以将未掺杂的功函数层19B的功函数构造为比其固有的功函数高的功函数。高功函数调整元素可以包括氧、氮、铝或它们的组合。
未掺杂的功函数层19B可以被转换成高功函数层19H’。高功函数层19H’可以掺杂有高功函数调整元素。高功函数层19H’可以具有比未掺杂的功函数层19B和低功函数层19L’高的功函数。低功函数层19L’可以未掺杂有高功函数调整元素。
低功函数层19L’和高功函数层19H’可以形成延续体。在硬掩模层15的侧壁和上表面之上，可以形成包括低功函数调整元素和高功函数调整元素的混合物的混合的功函数层19M。混合的功函数层19M可以经由随后执行的回蚀工艺和化学机械抛光(CMP)工艺来去除。
高功函数调整元素可以经由诸如注入工艺的掺杂工艺来掺杂。例如，可以经由高功函数调整元素的垂直注入工艺来将未掺杂的功函数层19B转换成高功函数层19H’。
高功函数层19H’可以包括：氧掺杂的氮化钛、氮掺杂的氮化钛或铝掺杂的氮化钛。此外，高功函数层19H’可以包括掺杂的氮化钛，其掺杂有选自氧、氮和铝的组之中的至少两种或更多种元素。
如上所述，高功函数层19H’可以经由垂直注入工艺来形成。垂直注入工艺的注入角度可以以大部分高功函数层19H’和底沟道18B可以彼此重叠的方式进行调整。高功函数层19H’可以不与侧沟道18S重叠。
如上所述，高功函数层19H’可以经由高功函数调整元素掺杂工艺20H来形成。此外，低功函数层19L’可以经由低功函数调整元素掺杂工艺20L来形成。高功函数层19H’和低功函数层19L’可以具有不同的功函数。
根据本发明的另一个实施例，高功函数调整元素掺杂工艺20H和低功函数调整元素掺杂工艺20L可以以相反的顺序执行。例如，可以首先执行高功函数调整元素掺杂工艺20H，然后可以执行低功函数调整元素掺杂工艺20L。
随后，可以执行参照图10D至图10F描述的一系列过程。参见图12C，可以形成掩埋栅电极BG30、覆盖层22、第一掺杂区23和第二掺杂区24。
掩埋栅电极BG30可以包括：高功函数层19H’、低功函数层19L’和栅导电层21。低功函数层19L’可以与栅导电层21的侧壁接触。高功函数层19H’可以与栅导电层21的底表面接触。高功函数层19H’和低功函数层19L’可以形成延续体。栅导电层21的上表面和低功函数层19L’的上表面可以形成在相同的水平处。
低功函数层19L’和侧沟道18S可以在水平方向上彼此重叠。低功函数层19L’可以与侧沟道18S完全重叠。因此，侧沟道18S的阈值电压可以由低功函数层19L’的低功函数主导控制。高功函数层19H’可以与底沟道18B完全重叠。因此，底沟道18B的阈值电压可以由高功函数层19H’的高功函数主导控制。高功函数层19H’可以具有比约4.5eV高的高功函数。低功函数层19L’可以具有比约4.5eV低的功函数。
图13A至图13E是示出了用于制造根据第四示例的半导体器件的方法的截面图。在下文中，参照图13A至图13E描述了用于制造图5A的半导体器件400和图5B的半导体器件400F的方法的示例。
首先，经由参照图10A至图10F描述的方法，可以形成高功函数层19H、低功函数层19L’和栅导电层21。参见图13A，栅导电层21和低功函数层19L’可以具有从有源区14的上表面起的第二凹陷深度R2。第二凹陷深度R2可以比第一凹陷深度R1长。根据第一示例的方法(参见图10F)，第一凹陷深度R1可以是栅导电层21和低功函数层19L’的凹陷深度。如上所述，在第四示例中，栅导电层21和低功函数层19L’的凹陷量可以增加。
参见图13B，阻挡层31可以形成在栅导电层21和低功函数层19L’之上。阻挡层31可以包括氮化钛。为了形成阻挡层31，可以在形成氮化钛之后执行凹陷工艺。
参见图13C，可以在阻挡层31之上形成掺杂的多晶硅层32A。掺杂的多晶硅层32A可以掺杂有N型杂质。掺杂的多晶硅层32A可以在阻挡层31之上填充栅沟槽16。
参见图13D，为了形成硅基低功函数层32，可以使掺杂多晶硅层32A凹陷。因此，硅基低功函数层32可以设置在阻挡层31之上。硅基低功函数层32的上表面可以定位于比衬底11的表面低的水平处。
如上所述，当形成硅基低功函数层32时，可以形成掩埋栅电极BG11。掩埋栅电极BG11可以包括：未掺杂的高功函数层19H、掺杂的低功函数层19L’、栅导电层21、阻挡层31和硅基低功函数层32。
参见图13E，可以在掩埋栅电极BG11之上形成覆盖层22。覆盖层22可以包括电介质材料。栅沟槽16可以在掩埋栅电极BG11之上填充有覆盖层22。覆盖层22可以包括氮化硅。随后，覆盖层22可以被平坦化以暴露出衬底11的上表面。根据本发明的另一个实施例，覆盖层22可以包括氧化硅。根据本发明的又一个实施例，覆盖层22可以具有NON(氮化物-氧化物-氮化物)结构。
当覆盖层22形成时，可以形成掩埋栅结构。掩埋栅结构可以包括：栅电介质层17、未掺杂的高功函数层19H、掺杂的低功函数层19L’、栅导电层21、阻挡层31、硅基低功函数层32和覆盖层22。
随后，可以形成第一掺杂区23和第二掺杂区24。第一掺杂区23和第二掺杂区24可以经由诸如注入工艺的掺杂工艺来形成。第一掺杂区23和第二掺杂区24可以具有相同的深度。根据本发明的另一个实施例，第一掺杂区23可以比第二掺杂区24深。沟道区18可以限定在第一掺杂区23和第二掺杂区24之间。换言之，沟道区18可以包括侧沟道18S和底沟道18B。第一掺杂区23和第二掺杂区24可以使得侧沟道18S的高度比其初始高度低，所述初始高度是当初始形成侧沟道18S时侧沟道18S的高度。
第一掺杂区23和第二掺杂区24可以具有与硅基低功函数层32水平地重叠的深度。此外，第一掺杂区23和第二掺杂区24可以设置在与未掺杂的高功函数层19H在垂直方向上充分间隔开的深度处。
掺杂的低功函数层19L’和侧沟道18S可以在水平方向上彼此重叠。掺杂的低功函数层19L’可以与侧沟道18S完全重叠。因此，侧沟道18S的阈值电压可以由低功函数层19L’的低功函数主导控制。未掺杂的高功函数层19H和底沟道18B可以彼此垂直地重叠。未掺杂的高功函数层19H可以与底沟道18B完全重叠。因此，底沟道18B的阈值电压可以由未掺杂的高功函数层19H的高功函数主导控制。未掺杂的高功函数层19H可以具有比约4.5eV高的高功函数。掺杂的低功函数层19L’可以具有比约4.5eV低的功函数。
尽管未示出，但是用于制造图6A和图6B的半导体器件500和500F的方法类似于参照图11A至图11C和图13A至图13E描述的方法。用于制造图7A和图7B的半导体器件600和600F的方法可以类似于参照图12A至图12C和图13A至图13E所述的方法。
根据上述的半导体器件制造方法，低电阻层21A可以包括除了钨以外的氮化钛。因此，可以形成图8A至图8C所示的无阻挡层掩埋栅电极。
图14A至图14E是示出了用于制造根据第五示例的半导体器件的方法的截面图。在下文中，参照图14A至图14E描述了用于制造图8D的半导体装置700的方法的示例。
首先，经由图10A和图10B描述的方法，可以形成掺杂的低功函数层19L’和未掺杂的高功函数层19H。在下文中，未掺杂的高功函数层19H可以简称为“第一栅导电层19H”，而掺杂的低功函数层19L’可以简称为“第二栅导电层19L’”。
随后，参见图14A，可以形成未掺杂的氮化钛层41A。未掺杂的氮化钛层41A可以在高功函数层19H和低功函数层19L’之上填充栅沟槽16。
参见图14B，低功函数层19L’和未掺杂的氮化钛层41A可以经由回蚀工艺而凹陷。因此，可以形成第三栅导电层41。第三栅导电层41可以定位于比有源区14的上表面低的水平处。在执行回蚀工艺之前，可以预先执行使用化学机械抛光(CMP)的平坦化工艺。经由CMP工艺和回蚀工艺，第二栅导电层19L’可以仅保留在栅沟槽16的内部。第一栅导电层19H可以不暴露于回蚀工艺和CMP工艺。
参见图14C，可以形成掺杂的多晶硅层32A。掺杂的多晶硅层32A可以掺杂有N型杂质。掺杂的多晶硅层32A可以在第三栅导电层41之上填充栅沟槽16。
参见图14D，为了形成硅基低功函数层32，可以使掺杂的多晶硅层32A凹陷。因此，硅基低功函数层32可以设置在第三栅导电层41之上。硅基低功函数层32的上表面可以定位于比衬底11的表面低的水平处。
如上所述，当形成硅基低功函数层32时，可以形成掩埋栅电极BG40。掩埋栅电极BG40可以包括：第一栅导电层19H、第二栅导电层19L’、第三栅导电层41和硅基低功函数层32。第一栅导电层19H、第二栅导电层19L’和第三栅导电层41可以全部是氮化钛。第一栅导电层19H和第三栅导电层41可以由未掺杂的氮化钛制成。第二栅导电层19L’可以包括：碳掺杂的氮化钛、氢掺杂的氮化钛或它们的组合。
参见图14E，可以在掩埋栅电极BG40之上形成覆盖层22。覆盖层22可以包括电介质材料。栅沟槽16可以在掩埋栅电极BG40之上填充有覆盖层22。覆盖层22可以包括氮化硅。随后，覆盖层22可以被平坦化以暴露出衬底11的上表面。根据本发明的另一个实施例，覆盖层22可以包括氧化硅。根据本发明的又一个实施例，覆盖层22可以具有NON(氮化物-氧化物-氮化物)结构。
当覆盖层22形成时，可以形成掩埋栅结构。掩埋栅结构可以包括：栅电介质层17、第一栅导电层19H、第二栅导电层19L’、第三栅导电层41、硅基低功函数层32和覆盖层22。
随后，可以形成第一掺杂区23和第二掺杂区24。第一掺杂区23和第二掺杂区24可以经由诸如注入工艺的掺杂工艺来形成。第一掺杂区23和第二掺杂区24可以具有相同的深度。根据本发明的另一个实施例，第一掺杂区23可以比第二掺杂区24深。沟道区18可以限定在第一掺杂区23和第二掺杂区24之间。换言之，沟道区18可以包括侧沟道18S和底沟道18B。第一掺杂区23和第二掺杂区24可以使得侧沟道18S的高度比其初始高度低，所述初始高度是当初始形成侧沟道18S时侧沟道18S的高度。
第一掺杂区23和第二掺杂区24可以具有与硅基低功函数层32水平地重叠的深度。此外，第一掺杂区23和第二掺杂区24可以设置在与第一栅导电层19H在垂直方向上充分间隔开的深度处。
第二栅导电层19L’和侧沟道18S可以在水平方向上彼此重叠。第二栅导电层19L’可以与侧沟道18S完全重叠。结果，侧沟道18S的阈值电压可以由第二栅导电层19L’的低功函数主导控制。第一栅导电层19H和底沟道18B可以彼此垂直地重叠。第一栅导电层19H可以与底沟道18B完全重叠。因此，底沟道18B的阈值电压可以由第一栅导电层19H的高功函数主导控制。第一栅导电层19H可以具有比约4.5eV高的高功函数。第二栅导电层19L’可以具有比约4.5eV低的功函数。
根据本发明的实施例，通过基于功函数调整元素的选择性掺杂来控制设置在侧沟道附近的阻挡层的功函数，可以抑制侧晶体管效应。
此外，根据本发明的实施例，可以通过使用高功函数阻挡层来减小沟道剂量而抑制结泄漏流。
此外，根据本发明的一个实施例，通过在掩埋栅电极和掺杂区之间形成低功函数阻挡层，可以减少栅致漏极泄漏(GIDL)。
尽管已经参照特定的实施例描述了本发明，但是对于本领域技术人员来说显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (32)

1.一种用于制造半导体器件的方法，其包括：
在半导体衬底中形成栅沟槽；
在栅沟槽的底表面和侧壁之上形成栅电介质层；
在栅电介质层之上形成第一功函数层；
将功函数调整元素掺杂到第一功函数层的一部分中，以形成第二功函数层；
形成部分填充栅沟槽的栅导电层；以及
在栅沟槽的两侧上、半导体衬底的内部形成掺杂区。
2.根据权利要求1所述的方法，其中，第二功函数层被形成为与栅沟槽的侧壁重叠。
3.根据权利要求1所述的方法，其中，第二功函数层具有比第一功函数层低的功函数。
4.根据权利要求1所述的方法，其中，功函数调整元素的掺杂是经由倾斜注入工艺以相对于栅沟槽的侧壁倾斜的角度执行的。
5.根据权利要求1所述的方法，其中，第一功函数层包括氮化钛。
6.根据权利要求1所述的方法，其中，功函数调整元素包括碳、氢或它们的组合。
7.根据权利要求1所述的方法，其中，栅导电层包括钨或氮化钛。
8.根据权利要求1所述的方法，其中，掺杂区具有与第二功函数层部分重叠的深度。
9.根据权利要求1所述的方法，在形成部分填充栅沟槽的栅导电层之后，还包括：
在栅导电层之上形成阻挡层；
在阻挡层之上形成掺杂有N型杂质的多晶硅层；以及
在多晶硅层之上形成覆盖层，
其中，多晶硅层与掺杂区重叠。
10.根据权利要求1所述的方法，其中，第二功函数层具有比第一功函数层高的功函数。
11.根据权利要求1所述的方法，其中，第二功函数层被形成为与栅沟槽的底表面重叠。
12.根据权利要求1所述的方法，其中，经由垂直注入工艺，在相对于栅沟槽的底表面的垂直方向上执行功函数调整元素的掺杂。
13.根据权利要求1所述的方法，其中，功函数调整元素包括氧、氮、铝或它们的组合。
14.根据权利要求1所述的方法，其中，掺杂区具有与设置在栅沟槽的侧壁上的第一功函数层的未掺杂部分部分重叠的深度。
15.一种用于制造半导体器件的方法，其包括：
在半导体衬底中形成栅沟槽；
形成内衬栅沟槽的表面的栅电介质层；
在栅电介质层之上形成第一功函数层；
将第一功函数调整元素掺杂到第一功函数层的一部分中，以形成与栅沟槽的侧壁重叠的第二功函数层；
将第二功函数调整元素掺杂到第一功函数层的未掺杂部分中，以形成与栅沟槽的底表面重叠的第三功函数层；
在第三功函数层和第二功函数层之上形成部分填充栅沟槽的栅导电层；以及
在栅沟槽的两侧上、半导体衬底的内部形成掺杂区。
16.根据权利要求15所述的方法，其中，第三功函数层具有比第二功函数层高的功函数。
17.根据权利要求15所述的方法，其中第一功函数层包括氮化钛。
18.根据权利要求15所述的方法，其中，第一功函数调整元素包括：碳、氢或它们的组合。
19.根据权利要求15所述的方法，其中，第二功函数调整元素包括：氧、氮、铝或它们的组合。
20.根据权利要求15所述的方法，在形成部分填充栅沟槽的栅导电层之后，还包括：
在栅导电层和第二功函数层之上形成阻挡层；
在阻挡层之上形成掺杂有N型杂质的多晶硅层；以及
在多晶硅层之上形成覆盖层，
其中，多晶硅层与掺杂区重叠。
21.一种半导体器件，其包括：
栅沟槽，其延伸到半导体衬底中并包括底沟道和侧沟道；
第一功函数层，其覆盖栅沟槽的最下部分，以与底沟道重叠；
第二功函数层，其从第一功函数层延续并与侧沟道重叠；
栅导电层，其覆盖第一功函数层和第二功函数层并填充栅沟槽；以及
掺杂区，它们通过栅沟槽彼此隔离，并且与侧沟道的上部接触。
22.根据权利要求21所述的半导体器件，其中，第二功函数层与侧沟道完全重叠。
23.根据权利要求21所述的半导体器件，其中，第一功函数层与底沟道完全重叠。
24.根据权利要求21所述的半导体器件，其中，第二功函数层包括掺杂有第一功函数调整元素的材料，而第一功函数层包括未掺杂有第一功函数调整元素的材料，并且
第一功函数调整元素包括碳、氢或它们的组合。
25.根据权利要求21所述的半导体器件，其中，第一功函数层包括掺杂有第二功函数调整元素的材料，而第二功函数层包括未掺杂有第二功函数调整元素的材料，并且
第二功函数调整元素包括氧、氮、铝或它们的组合。
26.根据权利要求21所述的半导体器件，其中，第二功函数层包括掺杂有第一功函数调整元素的材料，而第一功函数层包括掺杂有第二功函数调整元素的材料，并且
第一功函数调整元素包括碳、氢或它们的组合，并且
第二功函数调整元素包括氧、氮、铝或它们的组合。
27.根据权利要求21所述的半导体器件，其中，第二功函数层包括：碳掺杂的氮化钛、氢掺杂的氮化钛或它们的组合。
28.根据权利要求21所述的半导体器件，其中，第一功函数层包括：氧掺杂的氮化钛、氮掺杂的氮化钛、铝掺杂的氮化钛或它们的组合。
29.根据权利要求21所述的半导体器件，还包括：
阻挡层，其在栅导电层之上；
多晶硅层，其在阻挡层之上掺杂有N型杂质；以及
覆盖层，其在多晶硅层之上，
其中，多晶硅层与掺杂区重叠。
30.根据权利要求21所述的半导体器件，其中，第二功函数层包括掺杂有第一功函数调整元素的氮化钛，并且
第一功函数层包括未掺杂有第一功函数调整元素的氮化钛，并且
栅导电层包括未掺杂有第一功函数调整元素的钨或氮化钛。
31.根据权利要求21所述的半导体器件，其中，第一功函数层包括掺杂有第二功函数调整元素的氮化钛，并且
第二功函数层包括未掺杂有第二功函数调整元素的氮化钛，并且
栅导电层包括未掺杂有第二功函数调整元素的钨或氮化钛。
32.根据权利要求21所述的半导体器件，其中，第二功函数层包括掺杂有第一功函数调整元素的氮化钛，并且
第一功函数层包括掺杂有第二功函数调整元素的氮化钛，并且
栅导电层包括未掺杂有第一功函数调整元素和第二功函数调整元素的钨或氮化钛。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987282A (zh) * 2018-09-11 2018-12-11 长鑫存储技术有限公司 一种半导体器件及其制造方法
CN110867489A (zh) * 2019-11-19 2020-03-06 上海华力集成电路制造有限公司 P型半导体器件及其制造方法
CN111627819A (zh) * 2019-02-28 2020-09-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102543181B1 (ko) * 2016-11-04 2023-06-15 삼성전자주식회사 반도체 소자
KR102404645B1 (ko) * 2017-08-28 2022-06-03 삼성전자주식회사 반도체 장치
US10607895B2 (en) * 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102377358B1 (ko) * 2017-10-16 2022-03-23 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102515429B1 (ko) * 2017-11-29 2023-03-28 삼성전자주식회사 반도체 장치
US10727232B2 (en) * 2018-11-07 2020-07-28 Applied Materials, Inc. Dram and method of making
US10790287B2 (en) * 2018-11-29 2020-09-29 Applied Materials, Inc. Reducing gate induced drain leakage in DRAM wordline
KR102657070B1 (ko) 2019-01-03 2024-04-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11081396B2 (en) * 2019-09-12 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN112582413B (zh) * 2019-09-27 2024-03-22 华邦电子股份有限公司 半导体元件及其制造方法
US11367787B2 (en) 2019-11-12 2022-06-21 Winbond Electronics Corp. Semiconductor device and manufacturing method thereof
US11594644B2 (en) 2019-11-13 2023-02-28 Micron Technology, Inc. Microelectronic devices including passivation materials, related electronic devices, and related methods
CN112951981A (zh) * 2019-12-11 2021-06-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11690216B2 (en) * 2019-12-13 2023-06-27 Micron Technology, Inc. Structure to reduce bending in semiconductor devices
KR20210088827A (ko) 2020-01-07 2021-07-15 삼성전자주식회사 반도체 장치
KR20220014588A (ko) 2020-07-29 2022-02-07 삼성전자주식회사 반도체 소자
KR20220033587A (ko) 2020-09-08 2022-03-17 삼성전자주식회사 반도체 소자
US11417744B2 (en) * 2020-09-24 2022-08-16 Nanya Technology Corporation Semiconductor structure having buried gate electrode with protruding member and method of manufacturing the same
KR20220159032A (ko) * 2021-05-25 2022-12-02 삼성전자주식회사 집적회로 소자
TWI763567B (zh) * 2021-07-26 2022-05-01 華邦電子股份有限公司 半導體裝置及其形成方法
US20230029955A1 (en) * 2021-07-29 2023-02-02 Taiwan Semiconductor Manufacturing Company Limited Transistor structure having reduced contact resistance and methods of forming the same
US20230084548A1 (en) 2021-09-15 2023-03-16 Winbond Electronics Corp. Semiconductor structure and method of manufacturing the same
US11832432B2 (en) * 2021-12-16 2023-11-28 Nanya Technology Corporation Method of manufacturing memory device having word lines with reduced leakage
KR20230152403A (ko) * 2022-04-27 2023-11-03 삼성전자주식회사 반도체 메모리 장치
US20240196595A1 (en) * 2022-12-09 2024-06-13 Nanya Technology Corporation Memory device having ultra-lightly doped region
KR20240096232A (ko) * 2022-12-19 2024-06-26 삼성전자주식회사 집적회로 소자
CN117529102B (zh) * 2024-01-03 2024-05-14 长鑫新桥存储技术有限公司 半导体结构及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060114474A (ko) * 2005-04-29 2006-11-07 삼성전자주식회사 다중 일함수 금속 질화물 게이트 전극을 갖는 모스트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들 및그 제조방법들
US20130316524A1 (en) * 2010-04-27 2013-11-28 SK Hynix Inc. Transistor of semiconductor device and method for manufacturing the same
CN104810390A (zh) * 2014-01-29 2015-07-29 爱思开海力士有限公司 具有双功函数掩埋栅电极的晶体管及其制造方法
CN106067482A (zh) * 2015-04-22 2016-11-02 爱思开海力士有限公司 具有埋栅结构的半导体器件及制造其的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285829B2 (en) 2004-03-31 2007-10-23 Intel Corporation Semiconductor device having a laterally modulated gate workfunction and method of fabrication
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
CN103311247B (zh) * 2012-03-14 2016-07-13 中国科学院微电子研究所 半导体器件及其制造方法
KR102008318B1 (ko) * 2012-12-06 2019-08-08 삼성전자주식회사 반도체 소자
KR20140106903A (ko) 2013-02-27 2014-09-04 에스케이하이닉스 주식회사 트랜지스터, 이를 구비하는 가변 저항 메모리 장치 및 그의 제조방법
KR102055333B1 (ko) 2014-01-29 2020-01-22 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102181609B1 (ko) * 2014-02-04 2020-11-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20150093384A (ko) * 2014-02-07 2015-08-18 에스케이하이닉스 주식회사 저저항 텅스텐계 매립게이트구조물을 갖는 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102162733B1 (ko) * 2014-05-29 2020-10-07 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102250583B1 (ko) * 2014-12-16 2021-05-12 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102242989B1 (ko) * 2014-12-16 2021-04-22 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102396085B1 (ko) * 2015-10-28 2022-05-12 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102410919B1 (ko) * 2015-10-29 2022-06-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체구조물 및 그 제조 방법, 그를 구비한 메모리셀
KR102455869B1 (ko) * 2015-12-23 2022-10-20 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060114474A (ko) * 2005-04-29 2006-11-07 삼성전자주식회사 다중 일함수 금속 질화물 게이트 전극을 갖는 모스트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들 및그 제조방법들
US20130316524A1 (en) * 2010-04-27 2013-11-28 SK Hynix Inc. Transistor of semiconductor device and method for manufacturing the same
CN104810390A (zh) * 2014-01-29 2015-07-29 爱思开海力士有限公司 具有双功函数掩埋栅电极的晶体管及其制造方法
CN106067482A (zh) * 2015-04-22 2016-11-02 爱思开海力士有限公司 具有埋栅结构的半导体器件及制造其的方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108987282A (zh) * 2018-09-11 2018-12-11 长鑫存储技术有限公司 一种半导体器件及其制造方法
CN108987282B (zh) * 2018-09-11 2023-07-21 长鑫存储技术有限公司 一种半导体器件及其制造方法
CN111627819A (zh) * 2019-02-28 2020-09-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111627819B (zh) * 2019-02-28 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110867489A (zh) * 2019-11-19 2020-03-06 上海华力集成电路制造有限公司 P型半导体器件及其制造方法

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