KR20060114474A - 다중 일함수 금속 질화물 게이트 전극을 갖는 모스트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들 및그 제조방법들 - Google Patents

다중 일함수 금속 질화물 게이트 전극을 갖는 모스트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들 및그 제조방법들 Download PDF

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Abstract

다중 일함수 금속 질화물 게이트 전극을 갖는 모스 트랜지스터들이 제공된다. 상기 모스 트랜지스터들은 반도체 기판 및 상기 반도체 기판 상에 배치된 중심 게이트 전극을 구비한다. 상기 중심 게이트 전극은 금속 질화물로 이루어진다. 상기 중심 게이트 전극의 양 측벽들 상에 각각 소오스측 게이트 전극 및 드레인측 게이트 전극이 제공된다. 상기 소오스/드레인측 게이트 전극들은 질소보다 작은 음전기성(electronegativity)을 갖는 제1 불순물들 또는 질소보다 큰 음전기성을 갖는 제2 불순물들을 함유하는(containing) 도우프트 금속 질화물(doped metal nitride)로 이루어진다. 상기 모스 트랜지스터들을 채택하는 씨모스 집적회로 소자들 및 그 제조방법들 또한 제공된다.

Description

다중 일함수 금속 질화물 게이트 전극을 갖는 모스 트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들 및 그 제조방법들{MOS transistors having a multi-work function metal nitride gate electrode, CMOS integrated circuit devices employing the same, and methods of fabricating the same}
도 1은 다중 일함수 게이트 전극을 갖는 전형적인(typical) 모스 트랜지스터를 도시한 단면도이다.
도 2a는 도 1에 보여진 구조를 갖는 NMOS 트랜지스터의 중심 게이트 전극(central gate electrode)에서의 문턱전압을 설명하기 위한 에너지 밴드 다이아그램이다.
도 2b는 도 1에 보여진 구조를 갖는 NMOS 트랜지스터의 측부 게이트 전극(side gate electrode)에서의 문턱전압을 설명하기 위한 에너지 밴드 다이아그램이다.
도 3a는 도 1에 보여진 구조를 갖는 PMOS 트랜지스터의 중심 게이트 전극에서의 문턱전압을 설명하기 위한 에너지 밴드 다이아그램이다.
도 3b는 도 1에 보여진 구조를 갖는 PMOS 트랜지스터의 측부 게이트 전극에서의 문턱전압을 설명하기 위한 에너지 밴드 다이아그램이다.
도 4는 본 발명의 실시예에 따른 평판형(planar) 모스 트랜지스터를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 핀형 씨모스 트랜지스터들(fin-type CMOS transistors)을 도시한 단면도이다.
도 6 내지 도 12는 본 발명의 실시예들에 따른 평판형 씨모스(CMOS) 트랜지스터들을 제조하는 방법들을 설명하기 위한 단면도들이다.
도 13은 불소 이온주입 조건에 따른 탄탈륨 질화막의 일 함수를 보여주는 그래프이다.
도 14는 종래기술 및 본 발명에 따른 모스 트랜지스터들의 문턱전압 특성들의 시뮬레이션에 사용된 구조를 도시한 단면도이다.
도 15는 도 14에 보여진 모스 트랜지스터들의 문턱전압 특성들의 시뮬레이션 결과들을 도시한 그래프이다.
본 발명은 모스 트랜지스터들 및 그 제조방법들에 관한 것으로, 특히 다중 일 함수 금속 질화물 게이트 전극을 갖는 모스 트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들, 및 그 제조방법들에 관한 것이다.
대부분의 반도체 장치들은 모스 트랜지스터들과 같은 능동 소자들을 개별 소자들로 채택한다. 상기 반도체 장치들이 고집적화됨에 따라 상기 모스 트랜지스터들은 점점 스케일 다운되고 있다. 특히, 고성능 반도체 장치(high performance semiconductor device)를 구현하기 위해서는 상기 모스 트랜지스터들의 채널 길이가 감소되어야 한다. 그러나, 상기 채널 길이를 감소시키면, 상기 모스 트랜지스터들은 단채널 효과(short channel effect)로부터 악영향을 받을 수 있다(suffer from).
상기 단채널 효과를 억제시키기 위하여 할로 이온주입 기술(halo ion implantation technique)이 널리 사용되고 있다. 상기 할로 이온주입 기술에 따르면, 모스 트랜지스터의 게이트 전극의 양 가장자리들 하부에 경사 이온 주입 공정을 사용하여 채널 영역과 동일한 도전형의 불순물 이온들을 주입한다. 그 결과, 상기 채널 영역의 양 가장자리들의 불순물 농도가 증가하여 단채널 모스 트랜지스터의 문턱전압이 급격히(abruptly) 감소하는 것을 방지한다. 그러나, 상기 할로 이온주입 기술이 단채널 모스 트랜지스터의 제조에 적용되는 경우에, 상기 단채널 모스 트랜지스터의 전류 구동능력(current drivability)이 저하될 수 있다. 이는 상기 할로 이온주입 기술이 상기 채널 영역의 양 가장자리들의 불순물 농도를 증가시키기 때문이다. 따라서, 상기 할로 이온주입 기술의 문제점을 해결하기 위하여 서로 다른 일 함수들을 갖는 적어도 2개의 도전막들로 구성된 게이트 전극이 고성능 단채널 모스 트랜지스터(high performance short channel MOS transistor)에 적용되고 있다.
상기 다중 일 함수 게이트 전극(multi-work function gate electrode)을 채택하는 모스 트랜지스터 및 그 제조방법이 미국특허 제6,586,808 B1호에 "다중 일 함수 게이트 전극 및 복수개의 조각으로 이루어진 게이트 절연막을 갖는 반도체 장 치(semiconductor device having multi-work function gate electrode and multi-segment gate dielectric)"라는 제목으로 쒸양 등(Xiang et al.)에 의해 개시된 바 있다. 쒸양 등에 따르면, 반도체층 내에 소오스 영역 및 드레인 영역이 제공되고, 상기 소오스 영역 및 드레인 영역 사이의 채널 영역 상부에 게이트 전극이 배치된다. 상기 게이트 전극은 상기 소오스/드레인 영역들에 각각 인접한 한 쌍의 측부 게이트 전극들(a pair of side gate electrodes)과 아울러서 상기 측부 게이트 전극들 사이의 중심 게이트 전극(center gate electrode)을 포함한다. 상기 측부 게이트 전극들은 상기 중심 게이트 전극과 다른 일 함수를 갖는 물질막으로 형성된다. 즉, 상기 중심 게이트 전극은 실리콘막, 실리콘 게르마늄막(Si-Ge layer), 금속막, 및 금속 화합물막(metal compound layer)중 어느 하나로 형성되고, 상기 측부 게이트 전극들 역시 실리콘막, 실리콘 게르마늄막(Si-Ge layer), 금속막, 및 금속 화합물막(metal compound layer)중 어느 하나로 형성된다.
상기 미국특허 제6,586,808 B1호에 따르면, 상기 측부 게이트 전극들과 상기 측부 게이트 전극들의 외측벽들 상에 배치된 게이트 스페이서를 형성하기 위하여 서로 다른 2회의 이방성 식각 공정들(two separated anisotropic etching steps)이 요구된다. 이 경우에, 상기 채널 영역 내에 심한 식각 손상(severe etch damage)이 가해져 상기 소오스/드레인 영역들의 접합 누설전류 특성을 저하시킬 수 있다. 또한, 상기 미국특허 제6,586,808 B1호에 따르면, NMOS 트랜지스터들 및 PMOS 트랜지스터들로 구성되는 고성능 씨모스 집적회로의 형성에 어려움이 있을 수 있다. 이는, 상기 NMOS 트랜지스터들의 측부 게이트 전극들 및 상기 PMOS 트랜지스터들의 측부 게이트 전극들을 서로 다른 물질막으로 형성하기 위해서는 복잡한 공정이 요구될 수 있기 때문이다.
더 나아가서, 상기 다중 일 함수 게이트 전극을 갖는 모스 트랜지스터의 제조방법이 미국특허 제6,528,399 B1호에 "게이트 물질에 의해 단채널 효과가 보상된 모스 전계효과 트랜지스터(MOSFET transistor with short channel effect compensated by the gate material)"라는 제목으로 알리외 등(Alieu et al.)에 의해 개시된 바 있다. 알리외 등에 따르면, 반도체 기판 상에 초기 게이트 전극을 형성한다. 상기 초기 게이트 전극은 실리콘막 또는 소량의 게르마늄을 함유하는 실리콘막으로 형성된다. 상기 초기 게이트 전극의 적어도 측벽 상에 외부 게르마늄막을 형성하고, 상기 외부 게르마늄막을 갖는 기판을 열처리하여 상기 외부 게르마늄막 내의 게르마늄 원자들을 상기 초기 게이트 전극의 가장자리 내로 확산시킨다. 그 결과, 실리콘막으로 이루어진 중심 게이트 전극 및 실리콘 게르마늄막으로 이루어진 측부 게이트 전극들이 형성된다. 상기 실리콘 게르마늄 게이트 전극들(측부 게이트 전극들)은 상기 실리콘 게이트 전극(중심 게이트 전극)보다 낮은 일 함수를 갖는다. 따라서, 알리외 등에 따른 게이트 전극은 PMOS 트랜지스터의 단채널 효과를 억제시키는 데 적합할 수 있다. 그러나, 알리외 등에 따른 게이트 전극을 NMOS 트랜지스터의 게이트 전극 및 PMOS 트랜지스터의 게이트 전극 모두에 적용시키는 것은 어려울 수 있다.
본 발명이 이루고자 하는 기술적 과제는 단일 금속 질화막으로 이루어진 다 중 일 함수 게이트 전극을 갖는 모스 트랜지스터들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 단일 금속 질화막으로 이루어진 다중 일 함수 게이트 전극들을 갖는 씨모스 집적회로 소자들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 이방성 식각공정 및 확산공정의 적용없이 이온주입 기술을 사용하여 측부 게이트 전극의 일 함수를 변화시킬 수 있는 모스 트랜지스터의 제조방법들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 이방성 식각공정 및 확산공정의 적용없이 이온주입 기술을 사용하여 측부 게이트 전극의 일 함수를 변화시킬 수 있는 씨모스 집적회로 소자의 제조방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 다중 일 함수 게이트 전극을 갖는 모스 트랜지스터들이 제공된다. 상기 모스 트랜지스터들은 반도체 기판 및 상기 반도체 기판 상에 배치된 중심 게이트 전극(central gate electrode)을 포함한다. 상기 중심 게이트 전극은 금속 질화물로 이루어진다. 상기 중심 게이트 전극의 양 측벽들과 각각 접하도록 소오스측 게이트 전극(source side gate electrode) 및 드레인측 게이트 전극(drain side gate electrode)이 제공된다. 상기 소오스측 게이트 전극 및 상기 드레인측 게이트 전극은 질소보다 작은 음전기성(electronegativity)을 갖는 제1 불순물들 또는 질소보다 큰 음전기성을 갖는 제2 불순물들을 함유하는(containing) 도우프트 금속 질화물(doped metal nitride)로 이루어진다. 따라서, 상기 소오스측 게이트 전극 및 상기 드레인측 게이트 전극은 상기 중심 게이트 전극과 다른 일 함수를 갖는다. 상기 소오스측 게이트 전극에 인접한 상기 반도체 기판 내에 소오스 영역이 제공되고, 상기 드레인측 게이트 전극에 인접한 상기 반도체 기판 내에 드레인 영역이 제공된다.
본 발명의 몇몇 실시예들에서, 상기 반도체기판은 에스오아이(SOI; silicon on insulator) 기판 또는 벌크 실리콘 기판일 수 있다.
다른 실시예들에서, 상기 금속 질화물은 전이금속 질화물(transition metal nitride)일 수 있다. 상기 전이금속 질화물은 탄탈륨 질화물 또는 타이타늄 질화물일 수 있다.
또 다른 실시예들에서, 상기 제1 불순물들은 탄소 이온들일 수 있다.
또 다른 실시예들에서, 상기 제2 불순물들은 불소 이온들일 수 있다.
또 다른 실시예들에서, 상기 중심 게이트 전극, 상기 소오스측 게이트 전극 및 상기 드레인측 게이트 전극은 금속 질화물 게이트 전극을 구성하고, 상기 금속 질화물 게이트 전극의 측벽은 게이트 스페이서로 덮여질 수 있다. 이에 더하여, 상기 게이트 스페이서 및 상기 금속 질화물 게이트 전극 사이에 오프셋 절연막이 제공될 수 있다. 상기 오프셋 절연막은 상기 반도체기판의 표면과 평행한 수평 방향을 따라서 100Å 내지 200Å의 두께를 가질 수 있다.
또 다른 실시예들에서, 상기 중심 게이트 전극, 상기 소오스측 게이트 전극 및 상기 드레인측 게이트 전극은 금속 질화물 게이트 전극을 구성하고, 상기 금속 질화막 게이트 전극 상에 상부 게이트 전극이 적층될 수 있다. 상기 금속 질화물 게이트 전극은 5Å 내지 20Å의 두께를 가질 수 있고, 상기 상부 게이트 전극은 1000Å 내지 2000Å의 두께를 갖는 반도체 게이트 패턴일 수 있다. 상기 금속 질화물 게이트 전극 및 상기 상부 게이트 전극은 게이트 전극을 구성하고, 상기 게이트 전극의 측벽은 게이트 스페이서로 덮여질 수 있다. 이에 더하여, 상기 게이트 전극 및 상기 게이트 스페이서 사이에 오프셋 절연막이 제공될 수 있다. 상기 오프셋 절연막은 상기 반도체기판의 표면과 평행한 수평 방향을 따라서 100Å 내지 200Å의 두께를 가질 수 있다.
또 다른 실시예들에서, 상기 반도체 기판은 상대적으로 돌출된 핀 바디를 포함할 수 있고, 상기 중심 게이트 전극, 상기 소오스측 게이트 전극 및 상기 드레인측 게이트 전극은 상기 핀 바디의 양 측벽들 및 상부면을 덮을 수 있다. 이 경우에, 상기 소오스 영역 및 상기 드레인 영역은 각각 상기 소오스측 게이트 전극에 인접한 상기 핀 바디 및 상기 드레인측 게이트 전극에 인접한 상기 핀 바디 내에 제공될 수 있다.
본 발명의 다른 양태에 따르면, 다중 일 함수 게이트 전극들을 갖는 씨모스 집적회로 소자들이 제공된다. 상기 씨모스 집적회로 소자들은 제1 영역 및 제2 영역을 갖는 반도체 기판을 포함한다. 상기 제1 영역 내의 상기 반도체 기판 내에 제1 소오스 영역 및 제1 드레인 영역이 제공된다. 상기 제1 소오스 영역 및 상기 제1 드레인 영역 사이의 제1 채널 영역의 상부에 제1 금속 질화물 게이트 전극이 배치된다. 상기 제1 금속 질화물 게이트 전극은 상기 제1 소오스 영역에 인접한 제1 소오스측 게이트 전극 및 상기 제1 드레인 영역에 인접한 제1 드레인측 게이트 전극 과 아울러서 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극 사이의 제1 중심 게이트 전극을 구비한다. 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극은 질소보다 작은 음전기성을 갖는 제1 불순물들을 함유하여 상기 제1 중심 게이트 전극보다 높은 일 함수를 갖는다. 상기 제2 영역 내의 상기 반도체 기판 내에 제2 소오스 영역 및 제2 드레인 영역이 제공된다. 상기 제2 소오스 영역 및 상기 제2 드레인 영역 사이의 제2 채널 영역의 상부에 제2 금속 질화물 게이트 전극이 배치된다. 상기 제2 금속 질화물 게이트 전극은 상기 제2 소오스 영역에 인접한 제2 소오스측 게이트 전극 및 상기 제2 드레인 영역에 인접한 제2 드레인측 게이트 전극과 아울러서 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극 사이의 제2 중심 게이트 전극을 구비한다. 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극은 질소보다 큰 음전기성을 갖는 제2 불순물들을 함유하여 상기 제2 중심 게이트 전극보다 낮은 일 함수를 갖는다.
본 발명의 몇몇 실시예들에서, 상기 제1 영역은 NMOS 트랜지스터 영역일 수 있고, 상기 제2 영역은 PMOS 트랜지스터 영역일 수 있다.
다른 실시예들에서, 상기 금속 질화물은 전이금속 질화물일 수 있고, 상기 전이금속 질화물은 탄탈륨 질화물 또는 타이타늄 질화물일 수 있다.
또 다른 실시예들에서, 상기 제1 불순물들은 탄소 이온들일 수 있다.
또 다른 실시예들에서, 상기 제2 불순물들은 불소 이온들일 수 있다.
또 다른 실시예들에서, 상기 제1 금속 질화물 게이트 전극 상에 제1 상부 게이트 전극이 제공될 수 있고, 상기 제2 금속 질화물 게이트 전극 상에 제2 상부 게 이트 전극이 제공될 수 있다. 이 경우에, 상기 제1 및 제2 금속 질화물 게이트 전극들은 5Å 내지 20Å의 두께를 가질 수 있고, 상기 제1 및 제2 상부 게이트 전극들은 1000Å 내지 2000Å의 두께를 갖는 반도체 게이트 패턴들일 수 있다.
본 발명의 또 다른 양태에 따르면, 상기 씨모스 집적회로 소자들은 제1 영역 및 제2 영역을 갖는 반도체기판을 포함한다. 상기 제1 영역 내의 상기 반도체 기판 내에 상대적으로 돌출된 제1 핀 바디가 제공된다. 상기 제1 핀 바디 내에 제1 소오스 영역 및 제1 드레인 영역이 제공된다. 제1 소오스 영역 및 제1 드레인 영역 사이의 상기 제1 핀 바디는 제1 채널 영역에 해당한다. 상기 제1 핀 바디의 양 측벽들 및 상부면은 제1 금속 질화물 게이트 전극으로 덮여진다. 상기 제1 금속 질화물 게이트 전극은 상기 제1 소오스 영역에 인접한 제1 소오스측 게이트 전극 및 상기 제1 드레인 영역에 인접한 제1 드레인측 게이트 전극과 아울러서 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극 사이의 제1 중심 게이트 전극을 구비한다. 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극은 질소보다 작은 음전기성을 갖는 제1 불순물들을 함유하여 상기 제1 중심 게이트 전극보다 높은 일 함수를 갖는다. 상기 제2 영역 내의 상기 반도체 기판 내에 상대적으로 돌출된 제2 핀 바디가 제공된다. 상기 제2 핀 바디 내에 제2 소오스 영역 및 제2 드레인 영역가 제공되고, 상기 제2 소오스 영역 및 상기 제2 드레인 영역 사이의 상기 제2 핀 바디는 제2 채널 영역에 해당한다. 상기 제2 채널 영역의 양 측벽들 및 상부면은 제2 금속 질화물 게이트 전극으로 덮여진다. 상기 제2 금속 질화물 게이트 전극은 상기 제2 소오스 영역에 인접한 제2 소오스측 게이트 전극 및 상기 제 2 드레인 영역에 인접한 제2 드레인측 게이트 전극과 아울러서 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극 사이의 제2 중심 게이트 전극을 구비한다. 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극은 질소보다 큰 음전기성을 갖는 제2 불순물들을 함유하여 상기 제2 중심 게이트 전극보다 낮은 일 함수를 갖는다.
본 발명의 몇몇 실시예들에서, 상기 반도체기판은 지지기판, 상기 지지기판 상의 매몰 절연층(buried insulation layer) 및 상기 매몰 절연층 상의 반도체층으로 구성된 에스오아이 기판일 수 있다. 이 경우에, 상기 제1 및 제2 핀 바디들은 상기 반도체층의 소정영역들로 이루어진 반도체 패턴들일 수 있다.
본 발명의 또 다른 양태에 따르면, 다중 일 함수 게이트 전극을 갖는 모스 트랜지스터의 제조방법들이 제공된다. 이 방법들은 반도체 기판을 준비하는 것과 상기 반도체 기판 상에 게이트 절연막을 형성하는 것을 포함한다. 상기 게이트 절연막 상에 게이트 패턴을 형성한다. 상기 게이트 패턴은 상기 게이트 절연막과 접촉하는 적어도 금속 질화막 패턴을 구비하도록 형성된다. 상기 게이트 패턴의 양 가장자리들 내로 질소보다 작은 음전기성을 갖는 제1 불순물들 또는 질소보다 큰 음전기성을 갖는 제2 불순물들을 주입하여 상기 금속 질화막 패턴의 양 가장자리들 내에 각각 소오스측 게이트 전극 및 드레인측 게이트 전극을 형성함과 동시에 상기 소오스측 게이트 전극 및 상기 드레인측 게이트 전극 사이의 중심 게이트 전극을 한정한다. 상기 소오스측 게이트 전극 및 상기 드레인측 게이트 전극은 상기 중심 게이트 전극과 다른 일 함수를 갖는다. 상기 소오스측 게이트 전극에 인접한 상기 반도체 기판 및 상기 드레인측 게이트 전극에 인접한 상기 반도체 기판 내에 각각 소오스 영역 및 드레인 영역을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 반도체 기판은 지지기판, 상기 지지기판 상의 매몰 절연층 및 상기 매몰 절연층 상의 반도체층을 갖는 에스오아이 기판일 수 있다.
다른 실시예들에서, 상기 게이트 패턴을 형성하는 것은 상기 게이트 절연막 상에 금속 질화막을 형성하는 것과, 상기 금속 질화막을 패터닝하는 것을 포함할 수 있다. 상기 금속 질화막은 전이금속 질화막으로 형성할 수 있고, 상기 전이금속 질화막은 탄탈륨 질화막 또는 타이타늄 질화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 게이트 패턴을 형성하는 것은 상기 게이트 절연막 상에 금속 질화막 및 상부 게이트 도전막을 차례로 형성하는 것과, 상기 상부 게이트 도전막 및 상기 금속 질화막을 패터닝하여 차례로 적층된 금속 질화막 패턴 및 상부 게이트 전극을 형성하는 것을 포함할 수 있다. 이 경우에, 상기 금속 질화막은 5Å 내지 20Å의 두께를 갖는 전이금속 질화막으로 형성할 수 있고, 상기 상부 게이트 도전막은 1000Å 내지 2000Å의 두께를 갖는 반도체막으로 형성할 수 있다. 상기 전이금속 질화막은 탄탈륨 질화막 또는 타이타늄 질화막으로 형성할 수 있고, 상기 반도체막은 실리콘막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 제1 불순물들은 탄소 이온들일 수 있다.
또 다른 실시예들에서, 상기 제2 불순물들은 불소 이온들일 수 있다.
또 다른 실시예들에서, 상기 제1 또는 제2 불순물들은 경사 이온주입 기술 (tilted ion implantation technique)을 사용하여 주입될 수 있다.
또 다른 실시예들에서, 상기 제1 또는 제2 불순물들을 주입하기 전에, 상기 게이트 패턴을 갖는 기판 상에 오프셋 절연막을 형성할 수 있다. 상기 오프셋 절연막은 100Å 내지 200Å의 두께로 형성할 수 있다. 상기 오프셋 절연막을 형성하는 경우에, 상기 소오스 영역 및 상기 드레인 영역을 형성하는 것은 상기 게이트 패턴 및 상기 게이트 패턴의 측벽 상의 상기 오프셋 절연막을 이온주입 마스크들로 사용하여 상기 반도체 기판 내로 제1 또는 제2 도전형의 도우펀트들(dopants)을 주입하여 저농도 소오스/드레인 영역들을 형성하는 것과, 상기 오프셋 절연막의 측벽 상에 게이트 스페이서를 형성하는 것과, 상기 게이트 패턴 및 상기 게이트 스페이서와 아울러서 상기 게이트 패턴 및 상기 게이트 스페이서 사이의 상기 오프셋 절연막을 이온주입 마스크들로 사용하여 상기 반도체 기판 내로 상기 저농도 소오스/드레인 영역들과 동일한 도전형의 도우펀트들을 주입하여 고농도 소오스/드레인 영역들을 형성하는 것을 포함할 수 있다.
또 다른 실시예들에서, 상기 반도체기판을 준비하는 것은 상기 반도체기판의 소정영역을 식각하여 상대적으로 돌출된 핀 바디를 형성하는 것을 포함할 수 있다. 이 경우에, 상기 게이트 패턴은 상기 핀 바디의 상부를 가로지르면서 상기 핀 바디의 양 측벽들 및 상부면을 덮도록 형성될 수 있고, 상기 소오스 영역 및 상기 드레인 영역은 상기 핀 바디 내에 형성될 수 있다.
본 발명의 또 다른 양태에 따르면, 다중 일 함수 게이트 전극들을 갖는 씨모스 집적회로 소자의 제조방법들을 제공한다. 이 방법들은 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하는 것을 포함한다. 상기 반도체 기판의 소정영역에 소자분리막을 형성하여 상기 제1 및 제2 영역들 내에 각각 제1 및 제2 활성영역들을 한정한다. 상기 제1 및 제2 활성영역들 상에 게이트 절연막을 형성한다. 상기 제1 및 제2 활성영역들의 상부를 각각 가로지르도록 제1 및 제2 게이트 패턴들을 형성한다. 상기 제1 및 제2 게이트 패턴들은 각각 상기 게이트 절연막과 접촉하는 적어도 제1 및 제2 금속 질화막 패턴들을 구비한다. 상기 제1 게이트 패턴의 양 가장자리들 내로 질소보다 작은 음전기성을 갖는 제1 불순물들을 선택적으로 주입하여 상기 제1 금속 질화막 패턴의 양 가장자리들 내에 각각 제1 소오스측 게이트 전극 및 제1 드레인측 게이트 전극을 형성함과 동시에 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극 사이의 제1 중심 게이트 전극을 한정한다. 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극은 상기 제1 활성영역의 상부를 가로지른다. 상기 제2 게이트 패턴의 양 가장자리들 내로 질소보다 큰 음전기성을 갖는 제2 불순물들을 선택적으로 주입하여 상기 제2 금속 질화막 패턴의 양 가장자리들 내에 각각 제2 소오스측 게이트 전극 및 제2 드레인측 게이트 전극을 형성함과 동시에 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극 사이의 제2 중심 게이트 전극을 한정한다. 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극은 상기 제2 활성영역의 상부를 가로지른다.
본 발명의 또 다른 양태에 따르면, 상기 씨모스 집적회로 소자의 제조방법들은 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하는 것과, 상기 반도체기판의 소정영역을 식각하여 상기 제1 및 제2 영역들 내에 각각 상대적으로 돌출된 제1 및 제2 핀 바디들을 형성하는 것을 포함한다. 상기 제1 및 제2 핀 바디들의 표면들 상에 게이트 절연막을 형성한다. 상기 제1 및 제2 핀 바디들의 상부를 각각 가로지르는 제1 및 제2 게이트 패턴들을 형성한다. 상기 제1 및 제2 게이트 패턴들은 각각 상기 게이트 절연막과 접촉하는 적어도 제1 및 제2 금속 질화막 패턴들을 구비하도록 형성된다. 상기 제1 게이트 패턴의 양 가장자리들 내로 질소보다 작은 음전기성을 갖는 제1 불순물들을 선택적으로 주입하여 상기 제1 금속 질화막 패턴의 양 가장자리들 내에 각각 제1 소오스측 게이트 전극 및 제1 드레인측 게이트 전극을 형성함과 동시에 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극 사이의 제1 중심 게이트 전극을 한정한다. 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극은 상기 제1 핀 바디를 가로지른다. 상기 제2 게이트 패턴의 양 가장자리들 내로 질소보다 큰 음전기성을 갖는 제2 불순물들을 선택적으로 주입하여 상기 제2 금속 질화막 패턴의 양 가장자리들 내에 각각 제2 소오스측 게이트 전극 및 제2 드레인측 게이트 전극을 형성함과 동시에 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극 사이의 제2 중심 게이트 전극을 한정한다. 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극은 상기 제2 핀 바디를 가로지른다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 다중 일함수 게이트 전극을 갖는 전형적인(typical) 모스 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 반도체기판(1) 내에 소오스 영역(3s) 및 드레인 영역(3d)이 제공된다. 상기 소오스 영역(3s) 및 드레인 영역(3d) 사이의 상기 반도체기판(1)은 채널 영역(5)에 해당한다. 상기 채널 영역(5) 상부에 게이트 전극(9)이 배치되고, 상기 게이트 전극(9) 및 상기 채널 영역(5) 사이에 게이트 절연막(7)이 제공된다. 상기 게이트 전극(9)은 상기 소오스 영역(3s)에 인접한 소오스측 게이트 전극(source side gate electrode; 9s) 및 상기 드레인 영역(3d)에 인접한 드레인측 게이트 전극(drain side gate electrode; 9d)과 아울러서 상기 소오스측 게이트 전극(9s) 및 드레인측 게이트 전극(9d) 사이의 중심 게이트 전극(central gate electrode; 9c)을 구비한다. 이와 관련하여, 상기 채널 영역(5)은 상기 소오스측 게이트 전극(9s) 하부의 소오스측 채널영역(5s), 상기 중심 게이트 전극(9c) 하부의 중심 채널영역(5c) 및 상기 드레인측 게이트 전극(9d) 하부의 드레인측 채널영역(5d)으로 나뉘어질 수 있다.
상기 소오스측 게이트 전극(9s) 및 드레인측 게이트 전극(9d), 즉 측부 게이트 전극들(side gate electrodes)은 상기 중심 게이트 전극(9c)과 다른 일 함수를 가질 수 있다. 예를 들면, 도 1에 보여진 모스 트랜지스터가 NMOS 트랜지스터인 경 우에, 상기 측부 게이트 전극들(9s, 9d)은 상기 중심 게이트 전극(9c) 보다 높은 일 함수를 가질 수 있다. 이와 반대로, 도 1에 보여진 모스 트랜지스터가 PMOS 트랜지스터인 경우에, 상기 측부 게이트 전극들(9s, 9d)은 상기 중심 게이트 전극(9c) 보다 낮은 일 함수를 가질 수 있다.
도 2a는 도 1에 보여진 모스 트랜지스터가 NMOS 트랜지스터인 경우에 도 1의 Ⅰ-Ⅰ'에 따라 취해진 중심 게이트 전극(central gate electrode) 및 중심 채널영역의 에너지 밴드 다이아그램이고, 도 2b는 도 1에 보여진 모스 트랜지스터가 NMOS 트랜지스터인 경우에 도 1의 Ⅱ-Ⅱ'에 따라 취해진 측부 게이트 전극(즉, 상기 소오스측 게이트 전극; 9s) 및 측부 채널영역(즉, 상기 소오스측 채널영역; 5s)의 에너지 밴드 다이아그램이다. 도 2a 및 도 2b에서, 참조부호들 "Ec", "Ev" 및 "Ei"은 각각 채널 영역의 전도대(conduction band), 가전자대(valence band) 및 중간갭 밴드(mid-gap band)를 나타낸다. 또한, 설명의 편의를 위하여 상기 소오스측 게이트 전극(9s)은 상기 드레인측 게이트 전극(9d)과 동일한 일 함수를 갖는 것으로 가정한다.
도 2a 및 도 2b를 참조하면, 상기 측부 채널영역들(5s, 5d)에 할로 이온주입 공정과 같은 어떠한 이온주입 공정도 적용되지 않는 경우에, 상기 측부 채널영역들(5s, 5d)은 상기 중심 채널영역(5c)과 동일한 불순물 농도를 가질 수 있다. 즉, 상기 측부 채널영역들(5s, 5d) 및 상기 중심 채널영역(5c)은 모두 동일한 불순물 농도를 갖는 P형 반도체 기판일 수 있다. 또한, 상기 중심 게이트 전극(9c)의 일 함 수(Φm1)는 상기 채널 영역들(5c, 5s, 5d)의 일 함수(Φsp) 보다 높을 수 있고, 상기 소오스측 게이트 전극(9s)의 일 함수(Φm2), 즉 측부 게이트 일 함수는 상기 중심 게이트 일 함수(Φm1)보다 높을 수 있다. 이 경우에, 상기 중심 게이트 전극(9c)의 페르미 레벨(Ef1)은 열 평형상태(a thermal equilibrium state)에서 상기 중심 채널 영역(5c)의 페르미 레벨(Efp)과 동일한 레벨을 갖고, 상기 측부 게이트 전극(9s)의 페르미 레벨(Ef2) 역시 열 평형상태(a thermal equilibrium state)에서 측부 채널 영역(5s)의 페르미 레벨(Efp)과 동일한 레벨을 갖는다. 그 결과, 상기 중심 채널영역(5c)의 가전자대(valence band; Ev) 및 전도대(conduction band; Ec)는 도 2a에 도시된 바와 같이 구부러져(bent) 상기 중심 채널영역(5c)의 표면에서 제1 플랫밴드 전압(VFB1)을 가질 수 있고, 상기 측부 채널영역(5s)의 가전자대(valence band; Ev) 및 전도대(conduction band; Ec) 역시 도 2b에 도시된 바와 같이 구부러져(bent) 상기 측부 채널영역(5s)의 표면에서 제2 플랫밴드 전압(VFB2)을 가질 수 있다.
상기 제2 플랫밴드 전압(VFB2)은 상기 제1 플랫밴드 전압(VFB1) 보다 높을 수 있다. 이는, 상술한 바와 같이 상기 측부 게이트 일 함수(Φm2)가 상기 중심 게이트 일 함수(Φm1)보다 높기 때문이다. 이에 따라, 상기 측부 채널영역들(5s 및 5d)을 N 형으로 반전시키기(invert) 위한 측부 문턱전압은 상기 중심 채널영역(5c)을 N형으로 반전시키기 위한 중심 문턱전압보다 높으므로, 상기 중심 채널영역(5c)의 길이가 감소할지라도 드레인 유기 장벽감소(drain induced barrier lowering; DIBL)에 기인하는 단채널 효과를 현저히 억제시킬 수 있다. 즉, 상기 측부 게이트 일 함수(Φm2)가 상기 중심 게이트 일 함수(Φm1)보다 높으면, 할로 이온주입의 적용 없이도 NMOS 트랜지스터의 단채널 효과를 개선시킬 수 있다. 이에 더하여, 상기 측부 채널영역들(5s, 5d)에 할로 이온주입 공정이 적용되지 않으므로, 상기 측부 채널영역들(5s, 5d)은 상기 중심 채널영역(5c)과 동일한 불순물 농도를 갖는다. 이에 따라, NMOS 트랜지스터의 전류 구동능력이 저하되는 것을 방지할 수 있다.
도 3a는 도 1에 보여진 모스 트랜지스터가 PMOS 트랜지스터인 경우에 도 1의 Ⅰ-Ⅰ'에 따라 취해진 중심 게이트 전극(central gate electrode) 및 중심 채널영역의 에너지 밴드 다이아그램이고, 도 3b는 도 1에 보여진 모스 트랜지스터가 PMOS 트랜지스터인 경우에 도 1의 Ⅱ-Ⅱ'에 따라 취해진 측부 게이트 전극(즉, 상기 소오스측 게이트 전극; 9s) 및 측부 채널영역(즉, 상기 소오스측 채널영역; 5s)의 에너지 밴드 다이아그램이다. 도 3a 및 도 3b에서, 참조부호들 "Ec", "Ev" 및 "Ei"은 각각 채널 영역의 전도대(conduction band), 가전자대(valence band) 및 중간갭 밴드(mid-gap band)를 나타낸다. 또한, 설명의 편의를 위하여 상기 소오스측 게이트 전극(9s)은 상기 드레인측 게이트 전극(9d)과 동일한 일 함수를 갖는 것으로 가정한다.
도 3a 및 도 3b를 참조하면, 상기 측부 채널영역들(5s, 5d)에 할로 이온주입 공정과 같은 어떠한 이온주입 공정도 적용되지 않는 경우에, 상기 측부 채널영역들(5s, 5d)은 상기 중심 채널영역(5c)과 동일한 불순물 농도를 가질 수 있다. 즉, 상기 측부 채널영역들(5s, 5d) 및 상기 중심 채널영역(5c)은 모두 동일한 불순물 농도를 갖는 N형 반도체 기판일 수 있다. 또한, 상기 중심 게이트 전극(9c)의 일 함수(Φm1')는 상기 채널 영역들(5c, 5s, 5d)의 일 함수(Φsn) 보다 낮을 수 있고, 상기 소오스측 게이트 전극(9s)의 일 함수(Φm2'), 즉 측부 게이트 일 함수는 상기 중심 게이트 일 함수(Φm1') 보다 낮을 수 있다. 이 경우에, 상기 중심 게이트 전극(9c)의 페르미 레벨(Ef1')은 열 평형상태(a thermal equilibrium state)에서 상기 중심 채널 영역(5c)의 페르미 레벨(Efn)과 동일한 레벨을 갖고, 상기 측부 게이트 전극(9s, 9d)의 페르미 레벨(Ef2') 역시 열 평형상태(a thermal equilibrium state)에서 측부 채널 영역(5s)의 페르미 레벨(Efn)과 동일한 레벨을 갖는다. 그 결과, 상기 중심 채널영역(5c)의 가전자대(valence band; Ev) 및 전도대(conduction band; Ec)는 도 3a에 도시된 바와 같이 구부러져(bent) 상기 중심 채널영역(5c)의 표면에서 제1 플랫밴드 전압(VFB1')을 가질 수 있고, 상기 측부 채널영역(5s)의 가전자대(valence band; Ev) 및 전도대(conduction band; Ec) 역시 도 3b에 도시된 바와 같이 구부러져(bent) 상기 측부 채널영역(5s)의 표면에서 제2 플랫밴드 전압(VFB2')을 가질 수 있다.
상기 제2 플랫밴드 전압(VFB2')의 절대값(absolute value)은 상기 제1 플랫밴드 전압(VFB1')의 절대값(absolute value) 보다 높을 수 있다. 이는, 상술한 바와 같이 상기 측부 게이트 일 함수(Φm2')가 상기 중심 게이트 일 함수(Φm1') 보다 낮기 때문이다. 이에 따라, 상기 측부 채널영역(5s 및 5d)을 P형으로 반전시키기(invert) 위한 측부 문턱전압의 절대값은 상기 중심 채널영역(5c)을 P형으로 반전시키기 위한 중심 문턱전압의 절대값보다 높으므로, 상기 중심 채널영역(5c)의 길이가 감소할지라도 드레인 유기 장벽감소(drain induced barrier lowering; DIBL)에 기인하는 단채널 효과를 현저히 억제시킬 수 있다. 즉, 상기 측부 게이트 일 함수(Φm2')가 상기 중심 게이트 일 함수(Φm1')보다 낮으면, 할로 이온주입의 적용 없이도 PMOS 트랜지스터의 단채널 효과를 개선시킬 수 있다. 이에 더하여, 상기 측부 채널영역들(5s, 5d)에 할로 이온주입 공정이 적용되지 않으므로, 상기 측부 채널영역들(5s, 5d)은 상기 중심 채널영역(5c)과 동일한 불순물 농도를 갖는다. 이에 따라, PMOS 트랜지스터의 전류 구동능력이 저하되는 것을 방지할 수 있다.
도 4는 본 발명의 실시예에 따른 평판형 모스 트랜지스터(50)를 도시한 단면도이다.
도 4를 참조하면, 반도체 기판(16)의 소정영역에 소자분리막(17)이 제공되어 P형 활성영역(17a) 또는 N형 활성영역(17b)과 같은 활성영역을 한정한다. 상기 반도체 기판(16)은 지지기판(supporting substrate; 11), 상기 지지기판(11) 상의 매 몰 절연막(buried insulation layer; 13) 및 상기 매몰 절연막(13) 상의 반도체층(15)을 구비하는 에스오아이(silicon on insulator; SOI) 기판일 수 있다. 이 경우에, 상기 소자분리막(17)은 상기 반도체층(15) 내에 제공될 수 있다. 상기 매몰 절연막(13)은 실리콘 산화막일 수 있고, 상기 반도체층(15)은 실리콘층일 수 있다. 이와는 달리, 상기 반도체기판(16)은 실리콘 기판과 같은 벌크 반도체 기판일 수 있다.
상기 모스 트랜지스터(50)가 NMOS 트랜지스터이면, 상기 활성영역은 상기 P형 활성영역(17a)일 수 있다. 이 경우에, 상기 P형 활성영역(17a)의 양 가장자리들 내에 각각 N형 소오스 영역(42s) 및 N형 드레인 영역(42d)이 제공된다. 이와 반대로, 상기 모스 트랜지스터(50)가 PMOS 트랜지스터이면, 상기 활성영역은 상기 N형 활성영역(17b)일 수 있다. 이 경우에, 상기 N형 활성영역(17b)의 양 가장자리들 내에 각각 P형 소오스 영역(44s) 및 P형 드레인 영역(44d)이 제공된다.
상기 N형 소오스 영역(42s) 및 N형 드레인 영역(42d)은 각각 N형 고농도 소오스 영역(41s) 및 N형 고농도 드레인 영역(41d)을 구비할 수 있다. 이에 더하여, 상기 N형 소오스 영역(42s) 및 상기 N형 드레인 영역(42d)은 상기 N형 고농도 소오스 영역(41s) 및 상기 N형 고농도 드레인 영역(41d)으로부터 연장된 N형 저농도 소오스/드레인 영역들(35)을 더 구비할 수 있다. 상기 N형 저농도 소오스/드레인 영역들(35)은 상기 N형 고농도 소오스 영역(41s) 및 상기 N형 고농도 드레인 영역(41d) 사이의 채널 영역에 인접하도록 제공된다.
상기 P형 소오스 영역(44s) 및 P형 드레인 영역(44d)은 각각 P형 고농도 소 오스 영역(43s) 및 P형 고농도 드레인 영역(43d)을 구비할 수 있다. 이에 더하여, 상기 P형 소오스 영역(44s) 및 상기 P형 드레인 영역(44d)은 상기 P형 고농도 소오스 영역(43s) 및 상기 P형 고농도 드레인 영역(43d)으로부터 연장된 P형 저농도 소오스/드레인 영역들(37)을 더 구비할 수 있다. 상기 P형 저농도 소오스/드레인 영역들(37)은 상기 P형 고농도 소오스 영역(43s) 및 상기 P형 고농도 드레인 영역(43d) 사이의 채널 영역에 인접하도록 제공된다.
상기 소오스 영역(42s 또는 44s) 및 상기 드레인 영역(42d 또는 44d) 사이의 채널 영역 상부에 다중 일 함수 게이트 전극(24')이 배치된다. 상기 다중 일 함수 게이트 전극(24')은 게이트 절연막(19a 또는 19b)에 의해 상기 채널 영역으로부터 절연된다. 상기 다중 일 함수 게이트 전극(24')은 적어도 상기 게이트 절연막(19a 또는 19b)의 상부면과 접촉하는 금속 질화물 게이트 전극(metal nitride gate electrode; 21')을 포함한다.
본 발명의 실시예들에서, 상기 금속 질화물 게이트 전극(21')은 전이금속 질화막일 수 있다. 예를 들면, 상기 금속 질화물 게이트 전극(21')은 탄탈륨 질화막 또는 타이타늄 질화막으로 이루어질 수 있다. 또한, 상기 금속 질화물 게이트 전극(21')은 상기 소오스 영역(42s 또는 44s)에 인접한 소오스측 게이트 전극(source side gate electrode; 21s) 및 상기 드레인 영역(42d 또는 44d)에 인접한 드레인측 게이트 전극(drain side gate electrode; 21d)과 아울러서 상기 소오스측 게이트 전극(21s) 및 드레인측 게이트 전극(21d) 사이의 중심 게이트 전극(central gate electrode; 21c)을 포함할 수 있다.
상기 소오스측 게이트 전극(21s) 및 드레인측 게이트 전극(21d), 즉 측부 게이트 전극들은 상기 중심 게이트 전극(21c)과 다른 일 함수를 가질 수 있다. 예를 들어, 상기 모스 트랜지스터(50)가 NMOS 트랜지스터인 경우에, 상기 측부 게이트 전극들(21s, 21d)은 도 2a 및 도 2b를 참조하여 설명된 바와 같이 단채널 효과를 개선하기 위하여 상기 중심 게이트 전극(21c) 보다 높은 일 함수를 갖는 것이 바람직하다. 좀 더 구체적으로, 상기 모스 트랜지스터(50)가 NMOS 트랜지스터인 경우에, 상기 중심 게이트 전극(21c)은 언도우프트 금속 질화물 게이트 전극일 수 있고 상기 측부 게이트 전극들(21s, 21d)은 질소보다 작은 음전기성(electronegativity)을 갖는 제1 불순물들을 함유하는(containing) 도우프트 금속 질화물 게이트 전극들일 수 있다. 이와는 달리, 상기 모스 트랜지스터(50)가 PMOS 트랜지스터인 경우에, 상기 측부 게이트 전극들(21s, 21d)은 도 3a 및 도 3b를 참조하여 설명된 바와 같이 단채널 효과를 개선하기 위하여 상기 중심 게이트 전극(21c) 보다 낮은 일 함수를 갖는 것이 바람직하다. 좀 더 구체적으로, 상기 모스 트랜지스터(50)가 PMOS 트랜지스터인 경우에, 상기 중심 게이트 전극(21c)은 언도우프트 금속 질화물 게이트 전극일 수 있고 상기 측부 게이트 전극들(21s, 21d)은 질소보다 큰 음전기성(electronegativity)을 갖는 제2 불순물들을 함유하는(containing) 도우프트 금속 질화물 게이트 전극들일 수 있다.
상기 불순물들의 음전기성에 따른 금속막의 일 함수는 "전이금속 질화막 및 전이금속 탄화막의 일 함수의 측정(Measurement of Work Function of Trnasition Metal Nitride and Carbide Thin Films)"라는 제목으로 "Journal of Vacuum Society Technology B, Vol. 21, No. 4, Jul/Aug 2003, pp. 1607-1611"에 고또 등(Gotoh et al.)에 의한 논문(article)에 보고된 바 있다.
본 발명의 다른 실시예들에서, 질소는 3.0의 음전기성을 가지므로, 상기 제1 불순물들은 3.0보다 작은 음전기성을 갖는 원소들(elements)일 수 있고 상기 제2 불순물들은 3.0보다 큰 음전기성을 갖는 원소들일 수 있다. 예를 들면, 상기 제1 불순물들은 2.5의 음전기성을 갖는 탄소 이온들일 수 있고, 상기 제2 불순물들은 4.0의 음전기성을 갖는 불소 이온들일 수 있다. 결과적으로, 탄소 도우프트 금속 질화막(carbon-doped metal nitride layer)은 언도우프트 금속 질화막보다 높은 일 함수를 가질 수 있고, 불소 도우프트 금속 질화막(fluorine-doped metal nitride layer)은 언도우프트 금속 질화막보다 낮은 일 함수를 가질 수 있다. 따라서, 상기 중심 게이트 전극이 언도우프트 탄탈륨 질화막인 경우에, 상기 탄소 도우프트 탄탈륨 질화막은 NMOS 트랜지스터의 측부 게이트 전극들로 채택될 수 있고 상기 불소 도우프트 금속 질화막은 PMOS 트랜지스터의 측부 게이트 전극들로 채택될 수 있다.
상기 다중 일 함수 게이트 전극(24')은 상기 금속 질화물 게이트 전극(21') 상에 적층된 상부 게이트 전극(23')을 더 포함할 수 있다. 이 경우에, 상기 금속 질화물 게이트 전극(21')은 5Å 내지 20Å의 얇은 두께를 가질 수 있고, 상기 상부 게이트 전극(23')은 1000Å 내지 2000Å의 두께를 가질 수 있다. 상기 상부 게이트 전극(23')은 실리콘막과 같은 반도체막으로 이루어진 게이트 패턴일 수 있다.
상기 다중 일 함수 게이트 전극(24')의 측벽 상에 게이트 스페이서(39)가 제공될 수 있다. 이에 더하여, 상기 게이트 스페이서(39) 및 상기 게이트 전극(24') 사이에 콘포말한 오프셋 절연막(25)이 제공될 수 있다. 상기 오프셋 절연막(25)은 연장되어 상기 게이트 전극(24')의 상부면, 상기 소오스 영역(42s 또는 44s) 및 드레인 영역들(42d 또는 44d)을 덮을 수 있다. 상기 오프셋 절연막(25)은 1000Å 내지 2000Å의 두께를 가질 수 있다. 즉, 상기 게이트 전극(24')의 측벽 상의 상기 오프셋 절연막(25)은 상기 반도체 기판(16)의 표면과 평행한 방향을 따라 1000Å 내지 2000Å의 두께를 가질 수 있다. 상기 오프셋 절연막(25)은 상기 저농도 소오스/드레인 영역들(35 또는 37) 및 상기 측부 게이트 전극들(21s, 21d) 사이의 중첩 폭(overlap width)을 제어하기 위하여 제공될 수 있다.
상기 게이트 스페이서(39)가 제공되는 경우에, 상기 저농도 소오스/드레인 영역들(35 또는 37)은 상기 게이트 전극(24')의 측벽에 자기 정렬될 수 있고 상기 고농도 소오스 영역(41s 또는 43s) 및 상기 고농도 드레인 영역(41d 또는 43d)은 상기 게이트 스페이서(39)의 외측벽에 자기 정렬될 수 있다.
도 4를 참조하여 설명된 상기 다중 일 함수 게이트 전극은 도 5에 도시된 바와 같이 핀형 전계효과 트랜지스터들(fin-type field effect transistors)의 게이트 전극들에도 적용될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 핀형 씨모스 트랜지스터들(fin-type CMOS transistors)을 도시한 단면도이다.
도 5를 참조하면, 제1 영역(200) 및 제2 영역(300)을 갖는 반도체 기판에 제공된다. 상기 반도체 기판은 지지기판(101), 상기 지지기판(101) 상의 매몰 절연층(103) 및 상기 매몰 절연층(103) 상의 반도체층을 구비할 수 있다. 이 경우에, 상 기 반도체층은 패터닝되어 상기 제1 영역(200) 및 제2 영역(300) 내에 각각 상대적으로 돌출된 제1 핀 바디(105a) 및 제2 핀 바디(105b)를 제공한다. 본 발명의 다른 실시예들에서, 상기 반도체 기판은 벌크 반도체 기판일 수 있다. 이 경우에, 상기 제1 핀 바디(105a) 및 제2 핀 바디(105b)는 상기 벌크 반도체 기판의 소정영역 내에 형성된 소자분리막에 의해 한정될 수 있고, 상기 소자분리막은 리세스되어 상기 제1 및 제2 핀 바디들(105a, 105b)을 상대적으로 돌출시킬 수 있다.
상기 제1 핀 바디(105a)의 양 가장자리들 내에 각각 제1 소오스 영역(115s) 및 제1 드레인 영역(115d)이 제공되고, 상기 제1 소오스 영역(115s) 및 제1 드레인 영역(115d) 사이의 상기 제1 핀 바디(105a)는 제1 채널 영역의 역할을 한다. 상기 제1 채널 영역은 제1 게이트 전극(113a)으로 덮여진다. 즉, 상기 제1 게이트 전극(113a)은 상기 제1 채널 영역의 양 측벽들 및 상부면을 덮도록 제공된다. 제1 게이트 전극(113a)은 상기 제1 채널 영역으로부터 제1 게이트 절연막(107a)에 의해 절연된다. 상기 제1 게이트 전극(113a)은 상기 제1 게이트 절연막(107a)과 접촉하는 적어도 제1 금속 질화물 게이트 전극(109a)을 포함할 수 있다. 이에 더하여, 상기 제1 게이트 전극(113a)은 상기 제1 금속 질화물 게이트 전극(109a) 상에 적층된 제1 상부 게이트 전극(111a)을 더 포함할 수 있다.
이와 마찬가지로, 상기 제2 핀 바디(105b)의 양 가장자리들 내에 각각 제2 소오스 영역(117s) 및 제2 드레인 영역(117d)이 제공되고, 상기 제2 소오스 영역(117s) 및 제2 드레인 영역(117d) 사이의 상기 제2 핀 바디(105b)는 제2 채널 영역의 역할을 한다. 상기 제2 채널 영역은 제2 게이트 전극(113b)으로 덮여진다. 즉, 상기 제2 게이트 전극(113b)은 상기 제2 채널 영역의 양 측벽들 및 상부면을 덮도록 제공된다. 제2 게이트 전극(113b)은 상기 제2 채널 영역으로부터 제2 게이트 절연막(107b)에 의해 절연된다. 상기 제2 게이트 전극(113b)은 상기 제2 게이트 절연막(107b)과 접촉하는 적어도 제2 금속 질화물 게이트 전극(109b)을 포함할 수 있다. 이에 더하여, 상기 제2 게이트 전극(113b)은 상기 제2 금속 질화물 게이트 전극(109b) 상에 적층된 제2 상부 게이트 전극(111b)을 더 포함할 수 있다.
상기 제1 및 제2 상부 게이트 전극들(111a, 111b)은 도 4를 참조하여 설명된 상기 상부 게이트 전극(23')과 동일한 물질막으로 이루어질 수 있다. 또한, 상기 제1 및 제2 금속 질화물 게이트 전극들(109a, 109b)은 도 4를 참조하여 설명된 상기 금속 질화물 게이트 전극(21')과 동일한 구조를 가질 수 있다. 즉, 상기 제1 금속 질화물 게이트 전극(109a)은 상기 제1 소오스 영역(115s)에 인접한 제1 소오스측 게이트 전극(109s') 및 상기 제1 드레인 영역(115d)에 인접한 제1 드레인측 게이트 전극(109d')과 아울러서 상기 제1 소오스측 게이트 전극(109s') 및 상기 제1 드레인측 게이트 전극(109d') 사이의 제1 중심 게이트 전극(109c')을 포함할 수 있고, 상기 제2 금속 질화물 게이트 전극(109b)은 상기 제2 소오스 영역(117s)에 인접한 제2 소오스측 게이트 전극(109s") 및 상기 제2 드레인 영역(117d)에 인접한 제2 드레인측 게이트 전극(109d")과 아울러서 상기 제2 소오스측 게이트 전극(109s") 및 상기 제2 드레인측 게이트 전극(109d") 사이의 제2 중심 게이트 전극(109c")을 포함할 수 있다.
상기 제1 영역(200)이 NMOS 트랜지스터 영역인 경우에, 상기 제1 소오스/드 레인 영역들(115s, 115d)은 N형의 불순물 영역들이고 상기 제1 소오스/드레인측 게이트 전극들(109s', 109d')은 도 4를 참조하여 설명된 바와 같이 상기 NMOS 트랜지스터의 단채널 효과를 개선시키기 위하여 상기 제1 중심 게이트 전극(109c')보다 높은 일 함수를 가질 수 있다. 즉, 상기 제1 중심 게이트 전극(109c')이 언도우프트 금속 질화막인 경우에, 상기 제1 소오스/드레인측 게이트 전극들(109s', 109d')은 탄소 도우프트 금속 질화막일 수 있다.
상기 제2 영역(300)이 PMOS 트랜지스터 영역인 경우에, 상기 제2 소오스/드레인 영역들(117s, 117d)은 P형의 불순물 영역들이고 상기 제2 소오스/드레인측 게이트 전극들(109s", 109d")은 도 4를 참조하여 설명된 바와 같이 상기 PMOS 트랜지스터의 단채널 효과를 개선시키기 위하여 상기 제2 중심 게이트 전극(109c")보다 낮은 일 함수를 가질 수 있다. 즉, 상기 제2 중심 게이트 전극(109c")이 언도우프트 금속 질화막인 경우에, 상기 제2 소오스/드레인측 게이트 전극들(109s", 109d")은 불소 도우프트 금속 질화막일 수 있다.
상기 제1 및 제2 게이트 절연막들(107a, 107b)은 상기 채널 영역들의 측벽들을 덮는 측벽 게이트 절연막(sidewall gate insulation layer; 107s) 및 상기 채널 영역들의 상부면들을 덮는 상부 게이트 절연막(top gate insulation layer; 107t)을 포함할 수 있다. 또한, 상기 제1 핀 바디(105a)는 제1 폭(W1) 및 제1 높이(H1)을 가질 수 있고, 상기 제2 핀 바디(105b)는 제2 폭(W2) 및 제2 높이(H2)를 가질 수 있다. 상기 제1 폭(W1)은 상기 제2 폭(W2)과 동일하거나 다를 수 있고, 상기 제1 높이(H1) 역시 상기 제2 높이(H2)와 동일하거나 다를 수 있다. 상기 제1 및 제2 폭들(W1, W2)이 약 0.1 ㎛ 보다 큰 경우에, 상기 제1 및 제2 게이트 절연막들(107a, 107b)의 상부 게이트 절연막들(107t)은 그들의 측벽 게이트 절연막들(107s)과 동일한 두께를 가질 수 있다. 이와는 달리, 상기 제1 및 제2 폭들(W1, W2)이 약 0.1 ㎛ 보다 작은 경우에, 상기 제1 및 제2 게이트 절연막들(107a)의 상부 게이트 절연막들(107t)은 그들의 측벽 게이트 절연막들(107s) 보다 큰 두께를 가질 수 있다.
도 6 내지 도 12는 본 발명의 실시예들에 따른 평판형 씨모스(CMOS) 트랜지스터들을 제조하는 방법들을 설명하기 위한 단면도들이다.
도 6을 참조하면, 제1 영역(200) 및 제2 영역(300)을 갖는 반도체 기판(16)의 소정영역에 소자분리막(17)을 형성하여 상기 제1 및 제2 영역들(200, 300) 내에 각각 제1 및 제2 활성영역들(17a, 17b)을 한정한다. 상기 반도체 기판(16)은 지지기판(11), 상기 지지기판(11) 상의 매몰 절연막(13) 및 상기 매몰 절연막(13) 상의 반도체층(15)을 갖는 에스오아이 기판일 수 있다. 이 경우에, 상기 소자분리막(17)은 상기 반도체층(15) 내에 형성될 수 있다. 이와는 달리, 상기 반도체 기판(16)은 벌크 반도체 기판일 수 있다.
도 7을 참조하면, 상기 활성영역들(17a, 17b)의 표면 상에 게이트 절연막(19)을 형성하고, 상기 게이트 절연막(19)을 갖는 기판 상에 게이트 도전막(24)을 형성한다. 상기 게이트 도전막(24)은 금속 질화막(21)으로 형성할 수 있다. 상기 금속 질화막(21)이 수십 Å 내지 수백 Å의 얇은 두께로 형성되는 경우에, 후속 공정에서 상기 금속 질화막(21)을 패터닝함으로써 형성되는 게이트 전극은 낮은 표면 단차(low step difference)를 제공한다. 그 결과, 상기 게이트 전극의 측벽 상에 형성되는 게이트 스페이서의 폭을 조절하는 것과 상기 게이트 전극의 전기적인 저항을 감소시키는 것이 어려울 수 있다. 따라서, 상기 금속 질화막(21)은 적어도 1000Å 보다 큰 두께로 형성되는 것이 바람직하다. 그러나, 상기 금속 질화막(21)의 두께가 증가하면, 상기 금속 질화막(21)이 상기 반도체 기판으로부터 들뜰 수 있다. 이에 따라, 상기 게이트 도전막(24)은 상기 금속 질화막(21) 및 상부 게이트 도전막(23)을 차례로 적층시키어 형성하는 것이 바람직하다. 이 경우에, 상기 금속 질화막(21)은 5Å 내지 20Å의 두께로 형성할 수 있고, 상기 상부 게이트 도전막(23)은 1000Å 내지 2000Å의 두께로 형성할 수 있다.
상기 금속 질화막(21)은 언도우프트 전이금속 질화막으로 형성할 수 있다. 예를 들면, 상기 금속 질화막(21)은 언도우프트 탄탈륨 질화막 또는 언도우프트 타이타늄 질화막으로 형성할 수 있다. 또한, 상기 상부 게이트 도전막(23)은 실리콘막과 같은 반도체막으로 형성할 수 있다.
도 8을 참조하면, 상기 게이트 도전막(24)을 패터닝하여 상기 제1 영역(200) 및 제2 영역(300) 내에 각각 제1 게이트 패턴(24a) 및 제2 게이트 패턴(24b)을 형성한다. 결과적으로, 상기 제1 게이트 패턴(24a)은 차례로 적층된 제1 금속질화물 패턴(21a) 및 제1 상부 게이트 전극(23a)을 갖도록 형성될 수 있고, 상기 제2 게이트 패턴(24b)은 차례로 적층된 제2 금속질화물 패턴(21b) 및 제2 상부 게이트 전극(23b)을 갖도록 형성될 수 있다. 상기 제1 및 제2 게이트 패턴들(24a, 24b)은 각각 상기 제1 및 제2 활성영역들(17a, 17b)의 상부를 가로지르도록 형성된다.
상기 게이트 도전막(24)이 패터닝되는 동안, 상기 게이트 절연막(19)은 과도식각되어 상기 게이트 패턴들(24a, 24b)에 인접한 상기 활성영역들(17a, 17b)이 노출될 수 있다. 이 경우에, 상기 제1 게이트 패턴(24a) 하부에 제1 게이트 절연막 패턴(19a)이 잔존할 수 있고, 상기 제2 게이트 패턴(24b) 하부에 제2 게이트 절연막 패턴(19b)이 잔존할 수 있다. 상기 제1 및 제2 게이트 패턴들(24a, 24b)을 갖는 기판 상에 오프셋 절연막(25)을 형성할 수 있다. 상기 오프셋 절연막(25)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성할 수 있다.
도 9를 참조하면, 상기 오프셋 절연막(25) 상에 제2 영역(300)을 덮는 제1 포토레지스트 패턴(27)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(27)을 이온주입 마스크로 사용하여 상기 제1 게이트 패턴(24a)의 양 가장자리들 내로 제1 불순물들(29)을 주입한다. 상기 제1 불순물들(29)은 도 9에 도시된 바와 같이 경사진 이온주입 기술(tilted ion implantation technique)을 사용하여 주입될 수 있다. 그 결과, 상기 제1 금속 질화물 패턴(21a)의 양 가장자리들 내에 각각 상기 제1 불순물들(29)로 도우핑된 제1 소오스측 게이트 전극(21s') 및 제1 드레인측 게이트 전극(21d')이 형성되고, 상기 제1 소오스측 게이트 전극(21s') 및 제1 드레인측 게이트 전극(21d') 사이에 초기 금속 질화막(즉, 언도우프트 금속 질화막)으로 이루어진 제1 중심 게이트 전극(21c')이 잔존한다. 상기 제1 소오스측 게이트 전극(21s') 및 제1 드레인측 게이트 전극(21d')은 상기 제1 활성영역(17a)의 상부를 가로지르도록 형성된다. 이에 따라, 상기 제1 중심 게이트 전극(21c') 역시 상기 제1 활성영역(17a)의 상부를 가로지르도록 제공된다.
상기 제1 영역(200)이 NMOS 트랜지스터 영역일 때, 상기 제1 불순물들(29)은 질소보다 작은 음전기성을 갖는 불순물들일 수 있다. 예를 들면, 상기 제1 불순물들(29)은 2.5의 음전기성을 갖는 탄소 이온들일 수 있다. 이 경우에, 상기 제1 소오스측 게이트 전극(21s') 및 제1 드레인측 게이트 전극(21d')은 상기 제1 중심 게이트 전극(21c')보다 높은 일 함수를 갖도록 형성될 수 있다.
상기 제1 소오스/드레인측 게이트 전극들(21s', 21d') 및 상기 제1 중심 게이트 전극(21c')은 제1 금속 질화물 게이트 전극(21a')을 구성하고, 상기 제1 금속 질화물 게이트 전극(21a') 및 상기 제1 상부 게이트 전극(23a)은 제1 게이트 전극(24a')을 구성한다.
도 10을 참조하면, 상기 제1 포토레지스트 패턴(27)을 제거한다. 상기 제1 포토레지스트 패턴(27)이 제거된 기판 상에 상기 제1 영역(200)을 덮는 제2 포토레지스트 패턴(31)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(31)을 이온주입 마스크로 사용하여 상기 제2 게이트 패턴(24b)의 양 가장자리들 내로 제2 불순물들(33)을 주입한다. 상기 제2 불순물들(33) 역시 도 10에 도시된 바와 같이 경사진 이온주입 기술(tilted ion implantation technique)을 사용하여 주입될 수 있다. 그 결과, 상기 제2 금속 질화물 패턴(21b)의 양 가장자리들 내에 각각 상기 제2 불순물들(33)로 도우핑된 제2 소오스측 게이트 전극(21s") 및 제2 드레인측 게이트 전극(21d")이 형성되고, 상기 제2 소오스측 게이트 전극(21s") 및 제2 드레인측 게이트 전극(21d") 사이에 초기 금속 질화막(즉, 언도우프트 금속 질화막)으로 이루어진 제2 중심 게이트 전극(21c")이 잔존한다. 상기 제2 소오스측 게이트 전극 (21s") 및 제2 드레인측 게이트 전극(21d")은 상기 제2 활성영역(17b)의 상부를 가로지르도록 형성되고, 상기 제2 중심 게이트 전극(21c") 역시 상기 제2 활성영역(17b)의 상부를 가로지르도록 제공된다.
상기 제2 영역(300)이 PMOS 트랜지스터 영역인 경우에, 상기 제2 불순물들(33)은 질소보다 큰 음전기성을 갖는 불순물들일 수 있다. 예를 들면, 상기 제2 불순물들(33)은 4.0의 음전기성을 갖는 불소 이온들일 수 있다. 이 경우에, 상기 제2 소오스측 게이트 전극(21s") 및 제2 드레인측 게이트 전극(21d")은 상기 제2 중심 게이트 전극(21c")보다 낮은 일 함수를 갖도록 형성될 수 있다.
상기 제2 소오스/드레인측 게이트 전극들(21s", 21d") 및 상기 제2 중심 게이트 전극(21c")은 제2 금속 질화물 게이트 전극(21b')을 구성하고, 상기 제2 금속 질화물 게이트 전극(21b') 및 상기 제2 상부 게이트 전극(23b)은 제2 게이트 전극(24b')을 구성한다.
도 11을 참조하면, 상기 제2 포토레지스트 패턴(31)을 제거한다. 이어서, 상기 제1 게이트 전극(24a') 및 상기 제1 게이트 전극(24a')의 측벽 상의 상기 오프셋 절연막(25)을 이온주입 마스크로 사용하여 상기 제1 활성영역(17a) 내로 N형의 도우펀트들을 선택적으로 주입하여 제1 저농도 소오스/드레인 영역들(35)을 형성할 수 있다. 이와 마찬가지로, 상기 제2 게이트 전극(24b') 및 상기 제2 게이트 전극(24b')의 측벽 상의 상기 오프셋 절연막(25)을 이온주입 마스크로 사용하여 상기 제2 활성영역(17b) 내로 P형의 도우펀트들을 선택적으로 주입하여 제2 저농도 소오스/드레인 영역들(37)을 형성할 수 있다.
상기 제1 저농도 소오스/드레인 영역들(35)이 상기 제1 소오스/드레인측 게이트 전극들(21s', 21d')과 완전히(fully) 중첩하면, 상기 제1 소오스/드레인측 게이트 전극들(21s', 21d')의 일 함수가 상기 제1 중심 게이트 전극(21c')의 일 함수보다 높을지라도 상기 제1 영역(200) 내에 형성되는 NMOS 트랜지스터의 단채널 효과가 개선되지 않을 수 있다. 이와 마찬가지로, 상기 제2 저농도 소오스/드레인 영역들(37)이 상기 제2 소오스/드레인측 게이트 전극들(21s", 21d")과 완전히(fully) 중첩하면, 상기 제2 소오스/드레인측 게이트 전극들(21s", 21d")의 일 함수가 상기 제2 중심 게이트 전극(21c")의 일 함수보다 낮을지라도 상기 제2 영역(200) 내에 형성되는 PMOS 트랜지스터의 단채널 효과가 개선되지 않을 수 있다. 따라서, 상기 제1 및 제2 게이트 전극들(24a', 24b')의 측벽들 상의 상기 오프셋 절연막(25)의 두께(T)는 상기 제1 및 제2 저농도 소오스/드레인 영역들(35, 37)의 횡적 확산(lateral diffusion)을 고려하여 결정될 수 있다. 다시 말해서, 상기 오프셋 절연막(25)은 상기 저농도 소오스/드레인 영역들(35, 37) 및 상기 소오스/드레인측 게이트 전극들(21s', 21s", 21d', 21d") 사이의 중첩 폭들을 최적화시키기 위하여 형성될 수 있다. 예를 들면, 상기 오프셋 절연막(25)은 100Å 내지 200Å의 두께를 갖도록 콘포말하게(conformably) 형성될 수 있다.
본 발명의 다른 실시예들에서, 상기 제1 저농도 소오스/드레인 영역들(35)을 형성하기 위한 상기 N형의 도우펀트들은 상기 제1 포토레지스트 패턴(27)을 이온주입 마스크로 사용하여 상기 제1 불순물들(29)의 주입공정 전 또는 후에 주입될 수도 있다. 이와 마찬가지로, 상기 제2 저농도 소오스/드레인 영역들(37)을 형성하기 위한 상기 P형의 도우펀트들은 상기 제2 포토레지스트 패턴(31)을 이온주입 마스크로 사용하여 상기 제2 불순물들(33)의 주입공정 전 또는 후에 주입될 수도 있다.
도 12를 참조하면, 상기 저농도 소오스/드레인 영역들(35, 37)을 갖는 기판 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 이방성 식각하여 상기 제1 게이트 전극(24a') 및 제2 게이트 전극(24b')의 측벽들 상부에 각각 제1 및 제2 스페이서들(39a, 39b)을 형성한다. 상기 제1 및 제2 스페이서들(39a, 39b)을 형성하기 위한 상기 이방성 식각 공정 동안 상기 오프셋 절연막(25)이 과도 식각되어 상기 제1 및 제2 게이트 전극들(24a', 24b')의 상부면들 및 상기 저농도 소오스/드레인 영역들(35, 37)의 상부면들이 노출될 수도 있다.
상기 제1 게이트 전극(24a') 및 상기 제1 게이트 스페이서(39a)와 아울러서 상기 제1 게이트 전극(24a') 및 상기 제1 게이트 스페이서(39a) 사이의 상기 오프셋 절연막(25)을 이온주입 마스크들로 사용하여 상기 제1 활성영역(17a) 내로 N형의 도우펀트들을 선택적으로 주입하여 제1 고농도 소오스/드레인 영역들(41s, 41d)을 형성한다. 이어서, 상기 제2 게이트 전극(24b') 및 상기 제2 게이트 스페이서(39b)와 아울러서 상기 제2 게이트 전극(24b') 및 상기 제2 게이트 스페이서(39b) 사이의 상기 오프셋 절연막(25)을 이온주입 마스크들로 사용하여 상기 제2 활성영역(17a) 내로 P형의 도우펀트들을 선택적으로 주입하여 제2 고농도 소오스/드레인 영역들(43s, 43d)을 형성한다. 상기 제1 고농도 소오스 영역(41s) 및 이에 인접한 상기 제1 저농도 소오스 영역(35)은 제1 소오스 영역(42s)을 구성하고, 상기 제1 고농도 드레인 영역(41d) 및 이에 인접한 상기 제1 저농도 드레인 영역(35)은 제1 드레인 영역(42d)을 구성한다. 이와 마찬가지로, 상기 제2 고농도 소오스 영역(43s) 및 이에 인접한 상기 제2 저농도 소오스 영역(37)은 제2 소오스 영역(44s)을 구성하고, 상기 제2 고농도 드레인 영역(43d) 및 이에 인접한 상기 제2 저농도 드레인 영역(37)은 제2 드레인 영역(44d)을 구성한다.
도 5를 다시 참조하여 본 발명의 다른 실시예들에 따른 핀형 씨모스 트랜지스터들을 제조하는 방법들을 설명하기로 한다.
도 5를 참조하면, 지지기판(101), 상기 지지기판(101) 상의 매몰 절연막(103) 및 상기 매몰 절연막(103) 상의 반도체층을 갖는 에스오아이 기판을 준비한다. 상기 에스오아이 기판은 제1 영역(200) 및 제2 영역(300)을 구비한다. 상기 제1 및 제2 영역들(200, 300)은 각각 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역일 수 있다. 상기 반도체층을 패터닝하여 상기 제1 영역(200) 및 제2 영역(300) 내에 각각 상대적으로 돌출된 제1 핀 바디(105a) 및 제2 핀 바디(105b)를 형성한다. 상기 제1 및 제2 핀 바디들(105a, 105b)은 상기 반도체층의 두께와 동일한 높이를 갖도록 형성될 수 있다.
상기 제1 및 제2 핀 바디들(105a, 105b)의 표면들 상에 게이트 절연막을 형성한다. 상기 게이트 절연막을 갖는 기판 상에 게이트 도전막을 형성한다. 상기 게이트 도전막은 금속 질화막 및 상부 게이트 도전막을 차례로 적층시키어 형성할 수 있다. 이와는 달리, 상기 게이트 도전막은 상기 금속 질화막만으로 형성할 수 있다. 상기 금속 질화막 및 상기 상부 게이트 도전막은 도 6 내지 도 12를 참조하여 설명된 실시예들과 동일한 방법을 사용하여 형성될 수 있다.
상기 게이트 도전막을 패터닝하여 상기 제1 및 제2 핀 바디들(105a, 105b)을 각각 가로지르는 제1 및 제2 게이트 패턴들을 형성한다. 상기 게이트 도전막이 상기 금속 질화막 및 상기 상부 게이트 도전막을 차례로 적층시키어 형성되는 경우에, 상기 제1 게이트 패턴은 차례로 적층된 제1 금속 질화물 패턴 및 제1 상부 게이트 전극(111a)을 포함하도록 형성되고 상기 제2 게이트 패턴은 차례로 적층된 제2 금속 질화물 패턴 및 제2 상부 게이트 전극(111b)을 포함하도록 형성된다.
상기 제1 및 제2 게이트 패턴들을 형성하는 동안, 상기 게이트 절연막이 과도 식각되어 상기 게이트 패턴들에 인접한 상기 핀 바디들(105a, 105b)의 양 단들이 노출될 수 있다. 이 경우에, 상기 제1 게이트 패턴 및 상기 제1 핀 바디(105a) 사이에 제1 게이트 절연막(107a)이 잔존할 수 있고, 상기 제2 게이트 패턴 및 상기 제2 핀 바디(105b) 사이에 제2 게이트 절연막(107b)이 잔존할 수 있다.
상기 제1 금속 질화물 패턴의 양 가장자리들 내에 각각 제1 소오스측 게이트 전극(109s') 및 제1 드레인측 게이트 전극(109d')을 형성한다. 그 결과, 상기 제1 소오스측 게이트 전극(109s') 및 제1 드레인측 게이트 전극(109d') 사이에 제1 중심 게이트 전극(109c')이 한정된다. 이와 마찬가지로, 상기 제2 금속 질화물 패턴의 양 가장자리들 내에 각각 제2 소오스측 게이트 전극(109s") 및 제2 드레인측 게이트 전극(109d")을 형성한다. 그 결과, 상기 제2 소오스측 게이트 전극(109s") 및 제2 드레인측 게이트 전극(109d") 사이에 제2 중심 게이트 전극(109c")이 한정된다. 상기 제1 소오스/드레인측 게이트 전극들(109s', 109d') 및 상기 제2 소오스/드레인측 게이트 전극들(109s", 109d")은 도 6 내지 도 12를 참조하여 설명된 실시 예들과 동일한 방법들을 사용하여 형성될 수 있다.
상기 제1 소오스/드레인측 게이트 전극들(109s', 109d') 및 상기 제1 중심 게이트 전극(109c')은 제1 금속 질화물 게이트 전극(109a)을 구성하고, 상기 제1 금속 질화물 게이트 전극(109a) 및 상기 제1 상부 게이트 전극(111a)은 제1 게이트 전극(113a)을 구성한다. 이와 마찬가지로, 상기 제2 소오스/드레인측 게이트 전극들(109s", 109d") 및 상기 제2 중심 게이트 전극(109c")은 제2 금속 질화물 게이트 전극(109b)을 구성하고, 상기 제2 금속 질화물 게이트 전극(109b) 및 상기 제2 상부 게이트 전극(111b)은 제2 게이트 전극(113b)을 구성한다.
계속해서, 상기 제1 핀 바디(105a)의 양 가장자리들 내에 각각 도 6 내지 도 12를 참조하여 설명된 실시예들과 동일한 방법들을 사용하여 제1 소오스 영역(115s) 및 제1 드레인 영역(115d)을 형성한다. 이에 더하여, 상기 제2 핀 바디(105b)의 양 가장자리들 내에 각각 도 6 내지 도 12를 참조하여 설명된 실시예들과 동일한 방법들을 사용하여 제2 소오스 영역(117s) 및 제2 드레인 영역(117d)을 형성한다.
도 13은 불소 도우프트 탄탈륨 질화막들 및 언도우프트 탄탈륨 질화막을 게이트 전극들로 채택하는 MOS 커패시터들의 플랫밴드 전압과 아울러서 탄탈륨 질화막 내의 불소 함량(fluorine content)에 따른 상기 탄탈륨 질화막의 일 함수의 변화(variation)를 보여주는 그래프이다. 상기 MOS 커패시터들의 각각은 2×1018 /㎤의 불순물 농도를 갖는 N형 실리콘기판(N-type silicon substrate) 상에 게이트 산 화막 및 CVD 탄탈륨 질화막을 차례로 적층시키어 형성하였고, 상기 게이트 산화막 및 상기 CVD 탄탈륨 질화막은 각각 18Å의 두께 및 40Å의 두께로 형성하였다. 도 13에 있어서, 좌측 세로축(the left ordinate)은 상기 CVD 탄탈륨 질화막의 플랫밴드 전압(VFB)을 나타내고, 우측 세로축(the right ordinate)은 상기 CVD 탄탈륨 질화막의 일 함수(Φm)를 나타낸다.
도 13을 참조하면, 초기의 CVD 탄탈륨 질화막(언도우프트 CVD 탄탈륨 질화막)을 갖는 MOS 커패시터는 약 -0.26 볼트의 플랫밴드 전압을 보였다. 또한, 상기 CVD 탄탈륨 질화막 내로 불소 이온들이 1×1015 atoms/㎠의 도우즈 및 15 KeV의 에너지로 주입되었을 때, 상기 MOS 커패시터는 약 -0.48 볼트의 플랫밴드 전압을 보였다. 이에 더하여, 상기 CVD 탄탈륨 질화막 내로 불소 이온들이 1×1015 atoms/㎠의 도우즈 및 20 KeV의 에너지로 주입되었을 때, 상기 MOS 커패시터는 약 -0.64 볼트의 플랫밴드 전압을 보였다. 결과적으로, 상기 CVD 탄탈륨 질화막 내의 불소 함량(fluorine content)이 증가하였을 때, 상기 MOS 커패시터의 플랫밴드 전압은 음의 방향으로 증가하였다. 이는 도 3a, 도 3b 및 도 13에 도시된 바와 같이 상기 CVD 탄탈륨 질화막(즉, 불소 도우프트 CVD 탄탈륨 질화막)의 일 함수가 감소되었기 때문인 것으로 이해될 수 있다. 따라서, 상기 불소 도우프트 CVD 탄탈륨 질화막은 PMOS 트랜지스터의 측부 게이트 전극으로 적합할 수 있다.
도 14는 본 발명의 실시예에 따른 NMOS 트랜지스터의 문턱전압의 계산 (caculation)에 사용된 구조를 도시한 단면도이다.
도 14를 참조하면, 지지기판(11), 상기 지지기판(11) 상의 매몰 산화막(13) 및 상기 매몰 산화막(13) 상의 실리콘층(15)을 구비하는 에스오아이(SOI) 기판(16)이 제공되고, 상기 실리콘층(15) 내에 상기 매몰 산화막(13)에 접촉하는 N형의 소오스 영역(42s) 및 N형의 드레인 영역(42d)이 제공된다. 상기 실리콘층(15)은 100Å의 두께를 갖고, 상기 소오스/드레인 영역들(42s, 42d)은 100Å의 접합 깊이(junction depth)를 갖는다. 따라서, 상기 소오스/드레인 영역들(42s, 42d)은 상기 매몰 산화막(13)과 접촉하도록 제공된다. 상기 소오스/드레인 영역들(42s, 42d)은 비소 이온들(arsenic ions)로 도우핑되어 5×1020 /㎤의 불순물 농도를 갖는다.
상기 소오스 영역(42s) 및 드레인 영역(42d) 사이의 채널 영역(17ch) 상부에 게이트 전극(21')이 배치되고, 상기 게이트 전극(21')은 상기 채널 영역(17ch)으로부터 13Å의 두께를 갖는 게이트 산화막(19a)에 의해 절연된다. 상기 게이트 전극(21')은 상기 소오스 영역(42s)에 인접한 소오스측 게이트 전극(21s) 및 상기 드레인 영역(42d)에 인접한 드레인측 게이트 전극(21d)과 아울러서 상기 소오스측 게이트 전극(21s) 및 상기 드레인측 게이트 전극(21d) 사이의 중심 게이트 전극(21c)을 구비한다.
상기 소오스측 게이트 전극(21s) 및 드레인측 게이트 전극(21d), 즉 측부 게이트 전극들은 100Å의 폭(WS)을 갖는다. 따라서, 상기 게이트 전극(21')의 폭, 즉 상기 채널 영역(17ch)의 길이(Lg)는 상기 중심 게이트 전극(21c)의 폭에 따라 결정 된다. 상기 중심 게이트 전극(21c)은 4.6 eV의 일 함수를 갖는 탄탈륨 질화막이고, 상기 측부 게이트 전극들(21s, 21d)은 4.87 eV의 일 함수를 갖는 도우프트 탄탈륨 질화막이다. 또한, 상기 채널 영역(17ch)은 1×1010 /㎤의 불순물 농도를 갖는다.
도 15는 도 14에 보여진 NMOS 트랜지스터들의 문턱전압 특성들 및 종래의 NMOS 트랜지스터들의 문턱전압 특성들의 시뮬레이션 결과들을 도시한 그래프이다. 상기 종래의 NMOS 트랜지스터들은 도 14에 보여진 상기 이중 일 함수 게이트 전극(dual work function gate electrode; 21') 대신에 4.6 eV의 단일 일 함수를 갖는 게이트 전극을 구비한다. 도 15의 그래프에 있어서, 가로축은 채널 길이(Lg)를 나타내고, 세로축은 종래기술 및 본 발명에 따른 NMOS 트랜지스터들의 문턱전압(Vt)을 나타낸다. 상기 문턱전압(Vt)은 0 볼트의 소오스 전압(Vs) 및 0.05 볼트의 드레인 전압(VD)과 함께 측정된 게이트 전압이다. 도 15에서, 참조부호 "▲"로 표시된 데이터들은 상기 종래의 NMOS 트랜지스터들의 문턱전압들을 나타내고, 참조부호 "○"로 표시된 데이터들은 본 발명에 따른 NMOS 트랜지스터들의 문턱전압들을 나타낸다.
도 15에 보여진 바와 같이, 약 0.065 ㎛ 보다 작은 채널 길이(Lg)를 갖는 종래의 단채널 NMOS 트랜지스터들의 문턱전압은 0.1 ㎛ 보다 큰 채널 길이(Lg)를 갖는 종래의 장채널(long channel) NMOS 트랜지스터들의 문턱전압에 비하여 급격히 감소하였다. 이에 반하여, 본 발명에 따른 NMOS 트랜지스터들은 약 0.022 ㎛의 짧은 채널 길이(Lg)를 갖는 단채널 NMOS 트랜지스터에서도 약 0.35 내지 0.4 볼트의 균일한 문턱전압을 보였다.
상술한 바와 같이 본 발명에 따르면, 소오스/드레인 영역들에 인접한 한 쌍의 측부 게이트 전극들이 질소보다 작은 음전기성을 갖는 제1 불순물들 또는 질소보다 큰 음전기성을 갖는 제2 불순물들을 함유하는 도우프트 금속 질화막으로 이루어지고, 상기 측부 게이트 전극들 사이의 중심 게이트 전극은 상기 도우프트 금속 질화막과 다른 일 함수를 갖는 언도우프트 금속 질화막으로 이루어진다. 따라서, 상기 도우프트 금속 질화막 및 언도우프트 금속 질화막으로 구성되는 게이트 전극이 모스 트랜지스터에 채택되는 경우에, 전류 구동능력의 저하 없이 상기 모스 트랜지스터의 단채널 효과를 억제시킬 수 있다. 이에 더하여, 상기 제1 불순물들 및 상기 제2 불순물들은 이온주입 기술을 사용하여 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역에 각각 선택적으로 주입될 수 있다. 따라서, 본 발명에 따르면, NMOS 트랜지스터들 및 PMOS 트랜지스터들로 구성되는 고성능 씨모스 집적회로 소자를 용이하게 제조할 수 있다.

Claims (82)

  1. 반도체 기판;
    상기 반도체 기판 상에 배치되고 금속 질화물로 이루어진 중심 게이트 전극(central gate electrode);
    상기 중심 게이트 전극의 양 측벽들과 각각 접하되, 질소보다 작은 음전기성(electronegativity)을 갖는 제1 불순물들 또는 질소보다 큰 음전기성을 갖는 제2 불순물들을 함유하는(containing) 도우프트 금속 질화물(doped metal nitride)로 이루어지고 상기 중심 게이트 전극과 다른 일 함수를 갖는 소오스측 게이트 전극(source side gate electrode) 및 드레인측 게이트 전극(drain side gate electrode);
    상기 반도체 기판 내에 형성되되, 상기 소오스측 게이트 전극에 인접하고 상기 드레인측 게이트 전극의 반대편에 위치하는 소오스 영역; 및
    상기 반도체 기판 내에 형성되되, 상기 드레인측 게이트 전극에 인접하고 상기 소오스측 게이트 전극의 반대편에 위치하는 드레인 영역을 포함하는 모스 트랜지스터.
  2. 제 1 항에 있어서,
    상기 반도체기판은 에스오아이(SOI; silicon on insulator) 기판 또는 벌크 실리콘 기판인 것을 특징으로 하는 모스 트랜지스터.
  3. 제 1 항에 있어서,
    상기 금속 질화물은 전이금속 질화물(transition metal nitride)인 것을 특징으로 하는 모스 트랜지스터.
  4. 제 3 항에 있어서,
    상기 전이금속 질화물은 탄탈륨 질화물 또는 타이타늄 질화물인 것을 특징으로 하는 모스 트랜지스터.
  5. 제 1 항에 있어서,
    상기 제1 불순물들은 탄소 이온들인 것을 특징으로 하는 모스 트랜지스터.
  6. 제 1 항에 있어서,
    상기 제2 불순물들은 불소 이온들인 것을 특징으로 하는 모스 트랜지스터.
  7. 제 1 항에 있어서,
    상기 중심 게이트 전극, 상기 소오스측 게이트 전극 및 상기 드레인측 게이트 전극으로 구성된 금속 질화물 게이트 전극의 측벽을 덮는 게이트 스페이서를 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
  8. 제 7 항에 있어서,
    상기 게이트 스페이서 및 상기 금속 질화물 게이트 전극 사이의 오프셋 절연막을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
  9. 제 8 항에 있어서,
    상기 오프셋 절연막은 상기 반도체기판의 표면과 평행한 수평 방향을 따라서 100Å 내지 200Å의 두께를 갖는 것을 특징으로 하는 모스 트랜지스터.
  10. 제 1 항에 있어서,
    상기 중심 게이트 전극, 상기 소오스측 게이트 전극 및 상기 드레인측 게이트 전극으로 구성된 금속 질화물 게이트 전극 상에 적층된 상부 게이트 전극을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
  11. 제 10 항에 있어서,
    상기 금속 질화물 게이트 전극은 5Å 내지 20Å의 두께를 갖는 것을 특징으로 하는 모스 트랜지스터.
  12. 제 10 항에 있어서,
    상기 상부 게이트 전극은 1000Å 내지 2000Å의 두께를 갖는 반도체 게이트 패턴인 것을 특징으로 하는 모스 트랜지스터.
  13. 제 10 항에 있어서,
    상기 금속 질화물 게이트 전극 및 상기 상부 게이트 전극으로 구성된 게이트 전극의 측벽을 덮는 게이트 스페이서를 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
  14. 제 13 항에 있어서,
    상기 게이트 전극 및 상기 게이트 스페이서 사이의 오프셋 절연막을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
  15. 제 14 항에 있어서,
    상기 오프셋 절연막은 상기 반도체기판의 표면과 평행한 수평 방향을 따라서 100Å 내지 200Å의 두께를 갖는 것을 특징으로 하는 모스 트랜지스터.
  16. 제 1 항에 있어서,
    상기 반도체 기판은 상대적으로 돌출된 핀 바디를 포함하되, 상기 중심 게이트 전극, 상기 소오스측 게이트 전극 및 상기 드레인측 게이트 전극은 상기 핀 바디의 양 측벽들 및 상부면을 덮고, 상기 소오스 영역 및 상기 드레인 영역은 각각 상기 소오스측 게이트 전극에 인접한 상기 핀 바디 및 상기 드레인측 게이트 전극에 인접한 상기 핀 바디 내에 제공되는 것을 특징으로 하는 모스 트랜지스터.
  17. 제1 영역 및 제2 영역을 갖는 반도체 기판;
    상기 제1 영역 내의 상기 반도체 기판 내에 형성되어 그들 사이의 제1 채널 영역을 한정하는 제1 소오스 영역 및 제1 드레인 영역;
    상기 제1 채널 영역의 상부에 배치되되, 상기 제1 소오스 영역에 인접한 제1 소오스측 게이트 전극 및 상기 제1 드레인 영역에 인접한 제1 드레인측 게이트 전극과 아울러서 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극 사이의 제1 중심 게이트 전극으로 구성되고, 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극은 질소보다 작은 음전기성을 갖는 제1 불순물들을 함유하여 상기 제1 중심 게이트 전극보다 높은 일 함수를 갖는 제1 금속 질화물 게이트 전극;
    상기 제2 영역 내의 상기 반도체 기판 내에 형성되어 그들 사이의 제2 채널 영역을 한정하는 제2 소오스 영역 및 제2 드레인 영역; 및
    상기 제2 채널 영역의 상부에 배치되되, 상기 제2 소오스 영역에 인접한 제2 소오스측 게이트 전극 및 상기 제2 드레인 영역에 인접한 제2 드레인측 게이트 전극과 아울러서 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극 사이의 제2 중심 게이트 전극으로 구성되고, 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극은 질소보다 큰 음전기성을 갖는 제2 불순물들을 함유하여 상기 제2 중심 게이트 전극보다 낮은 일 함수를 갖는 제2 금속 질화물 게이트 전극을 포함하는 씨모스 집적회로 소자.
  18. 제 17 항에 있어서,
    상기 반도체 기판은 에스오아이 기판 또는 벌크 실리콘 기판인 것을 특징으로 하는 씨모스 집적회로 소자.
  19. 제 17 항에 있어서,
    상기 제1 영역은 NMOS 트랜지스터 영역이고, 상기 제2 영역은 PMOS 트랜지스터 영역인 것을 특징으로 하는 씨모스 집적회로 소자.
  20. 제 17 항에 있어서,
    상기 금속 질화물은 전이금속 질화물인 것을 특징으로 하는 씨모스 집적회로 소자.
  21. 제 20 항에 있어서,
    상기 전이금속 질화물은 탄탈륨 질화물 또는 타이타늄 질화물인 것을 특징으로 하는 씨모스 집적회로 소자.
  22. 제 17 항에 있어서,
    상기 제1 불순물들은 탄소 이온들인 것을 특징으로 하는 씨모스 집적회로 소자.
  23. 제 17 항에 있어서,
    상기 제2 불순물들은 불소 이온들인 것을 특징으로 하는 씨모스 집적회로 소자.
  24. 제 17 항에 있어서,
    상기 제1 금속 질화물 게이트 전극의 측벽을 덮는 제1 게이트 스페이서; 및
    상기 제2 금속 질화물 게이트 전극의 측벽을 덮는 제2 게이트 스페이서를 더 포함하는 것을 특징으로 하는 씨모스 집적회로 소자.
  25. 제 24 항에 있어서,
    상기 제1 게이트 스페이서 및 상기 제1 금속 질화물 게이트 전극 사이와 상기 제2 게이트 스페이서 및 상기 제2 금속 질화물 게이트 전극 사이에 개재된 오프셋 절연막을 더 포함하는 것을 특징으로 하는 씨모스 집적회로 소자.
  26. 제 25 항에 있어서,
    상기 오프셋 절연막은 상기 반도체기판의 표면과 평행한 수평 방향을 따라서 100Å 내지 200Å의 두께를 갖는 것을 특징으로 하는 씨모스 집적회로 소자.
  27. 제 17 항에 있어서,
    상기 제1 금속 질화물 게이트 전극 상의 제1 상부 게이트 전극; 및
    상기 제2 금속 질화물 게이트 전극 상의 제2 상부 게이트 전극을 더 포함하는 것을 특징으로 하는 씨모스 집적회로 소자.
  28. 제 27 항에 있어서,
    상기 제1 및 제2 금속 질화물 게이트 전극들은 5Å 내지 20Å의 두께를 갖는 것을 특징으로 하는 씨모스 집적회로 소자.
  29. 제 27 항에 있어서,
    상기 제1 및 제2 상부 게이트 전극들은 1000Å 내지 2000Å의 두께를 갖는 반도체 게이트 패턴들인 것을 특징으로 하는 씨모스 집적회로 소자.
  30. 제 27 항에 있어서,
    상기 제1 금속 질화물 게이트 전극 및 상기 제1 상부 게이트 전극으로 구성된 제1 게이트 전극의 측벽을 덮는 제1 게이트 스페이서; 및
    상기 제2 금속 질화물 게이트 전극 및 상기 제2 상부 게이트 전극으로 구성된 제2 게이트 전극의 측벽을 덮는 제2 게이트 스페이서를 더 포함하는 것을 특징으로 하는 씨모스 집적회로 소자.
  31. 제 30 항에 있어서,
    상기 게이트 전극들 및 상기 게이트 스페이서들 사이의 오프셋 절연막을 더 포함하는 것을 특징으로 하는 씨모스 집적회로 소자.
  32. 제 31 항에 있어서,
    상기 오프셋 절연막은 상기 반도체기판의 표면과 평행한 수평 방향을 따라서 100Å 내지 200Å의 두께를 갖는 것을 특징으로 하는 씨모스 집적회로 소자.
  33. 제1 영역 및 제2 영역을 갖는 반도체기판;
    상기 제1 영역 내의 상기 반도체 기판 내에 제공되고 상대적으로 돌출된 제1 핀 바디;
    상기 제1 핀 바디 내에 형성되어 그들 사이의 제1 채널 영역을 한정하는 제1 소오스 영역 및 제1 드레인 영역;
    상기 제1 채널 영역의 양 측벽들 및 상부면을 덮도록 배치되되, 상기 제1 소오스 영역에 인접한 제1 소오스측 게이트 전극 및 상기 제1 드레인 영역에 인접한 제1 드레인측 게이트 전극과 아울러서 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극 사이의 제1 중심 게이트 전극으로 구성되고, 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극은 질소보다 작은 음전기성을 갖는 제1 불순물들을 함유하여 상기 제1 중심 게이트 전극보다 높은 일 함수를 갖는 제1 금속 질화물 게이트 전극;
    상기 제2 영역 내의 상기 반도체 기판 내에 제공되고 상대적으로 돌출된 제2 핀 바디;
    상기 제2 핀 바디 내에 형성되어 그들 사이의 제2 채널 영역을 한정하는 제2 소오스 영역 및 제2 드레인 영역; 및
    상기 제2 채널 영역의 양 측벽들 및 상부면을 덮도록 배치되되, 상기 제2 소오스 영역에 인접한 제2 소오스측 게이트 전극 및 상기 제2 드레인 영역에 인접한 제2 드레인측 게이트 전극과 아울러서 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극 사이의 제2 중심 게이트 전극으로 구성되고, 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극은 질소보다 큰 음전기성을 갖는 제2 불순물들을 함유하여 상기 제2 중심 게이트 전극보다 낮은 일 함수를 갖는 제2 금속 질화물 게이트 전극을 포함하는 씨모스 집적회로 소자.
  34. 제 33 항에 있어서,
    상기 반도체기판은 지지기판, 상기 지지기판 상의 매몰 절연층(buried insulation layer) 및 상기 매몰 절연층 상의 반도체층으로 구성된 에스오아이 기판이고, 상기 제1 및 제2 핀 바디들은 상기 반도체층의 소정영역들로 이루어진 반도체 패턴들인 것을 특징으로 하는 씨모스 집적회로 소자.
  35. 제 33 항에 있어서,
    상기 제1 금속질화물 게이트 전극 및 상기 제1 채널 영역 사이에 개재되되, 상기 제1 채널 영역의 양 측벽들 상의 제1 측벽(sidewall) 게이트 절연막 및 상기 제1 채널 영역의 상부면 상의 제1 상부(top) 게이트 절연막을 구비하는 제1 게이트 절연막; 및
    상기 제2 금속질화물 게이트 전극 및 상기 제2 채널 영역 사이에 개재되되, 상기 제2 채널 영역의 양 측벽들 상의 제2 측벽 게이트 절연막 및 상기 제2 채널 영역의 상부면 상의 제2 상부 게이트 절연막을 구비하는 제2 게이트 절연막을 더 포함하는 것을 특징으로 하는 씨모스 집적회로 소자.
  36. 제 35 항에 있어서,
    상기 제1 상부 게이트 절연막은 상기 제1 측벽 게이트 절연막 보다 두껍고, 상기 제2 상부 게이트 절연막은 상기 제2 측벽 게이트 절연막 보다 두꺼운 것을 특징으로 하는 씨모스 집적회로 소자.
  37. 제 33 항에 있어서,
    상기 금속질화물은 전이금속 질화물인 것을 특징으로 하는 씨모스 집적회로 소자.
  38. 제 37 항에 있어서,
    상기 전이금속 질화물은 탄탈륨 질화물 또는 타이타늄 질화물인 것을 특징으로 하는 씨모스 집적회로 소자.
  39. 제 33 항에 있어서,
    상기 제1 불순물들은 탄소 이온들인 것을 특징으로 하는 씨모스 집적회로 소자.
  40. 제 33 항에 있어서,
    상기 제2 불순물들은 불소 이온들인 것을 특징으로 하는 씨모스 집적회로 소자.
  41. 제 33 항에 있어서,
    상기 제1 금속 질화물 게이트 전극 상의 제1 상부 게이트 전극; 및
    상기 제2 금속 질화물 게이트 전극 상의 제2 상부 게이트 전극을 더 포함하는 것을 특징으로 하는 씨모스 집적회로 소자.
  42. 제 41 항에 있어서,
    상기 제1 및 제2 금속 질화물 게이트 전극들은 5Å 내지 20Å의 두께를 갖는 것을 특징으로 하는 씨모스 집적회로 소자.
  43. 제 41 항에 있어서,
    상기 제1 및 제2 상부 게이트 전극들은 1000Å 내지 2000Å의 두께를 갖는 반도체 게이트 패턴들인 것을 특징으로 하는 씨모스 집적회로 소자.
  44. 반도체 기판을 준비하고.
    상기 반도체 기판 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 패턴을 형성하되, 상기 게이트 패턴은 상기 게이트 절연막과 접촉하는 적어도 금속 질화막 패턴을 구비하고,
    상기 게이트 패턴의 양 가장자리들 내로 질소보다 작은 음전기성을 갖는 제1 불순물들 또는 질소보다 큰 음전기성을 갖는 제2 불순물들을 주입하여 상기 금속 질화막 패턴의 양 가장자리들 내에 각각 소오스측 게이트 전극 및 드레인측 게이트 전극을 형성함과 동시에 상기 소오스측 게이트 전극 및 상기 드레인측 게이트 전극 사이의 중심 게이트 전극을 한정하되, 상기 소오스측 게이트 전극 및 상기 드레인측 게이트 전극은 상기 중심 게이트 전극과 다른 일 함수를 갖고,
    상기 중심 게이트 전극, 상기 소오스측 게이트 전극 및 상기 드레인측 게이트 전극으로 구성된 금속 질화물 게이트 전극 하부의 채널 영역의 양 옆에 각각 상기 소오스측 게이트 전극에 인접한 소오스 영역 및 상기 드레인측 게이트 전극에 인접한 드레인 영역을 형성하는 것을 포함하는 모스 트랜지스터 제조방법.
  45. 제 44 항에 있어서,
    상기 반도체 기판은 지지기판, 상기 지지기판 상의 매몰 절연층 및 상기 매몰 절연층 상의 반도체층을 갖는 에스오아이 기판인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  46. 제 44 항에 있어서, 상기 게이트 패턴을 형성하는 것은
    상기 게이트 절연막 상에 금속 질화막을 형성하고,
    상기 금속 질화막을 패터닝하는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  47. 제 46 항에 있어서,
    상기 금속 질화막은 전이금속 질화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  48. 제 47 항에 있어서,
    상기 전이금속 질화막은 탄탈륨 질화막 또는 타이타늄 질화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  49. 제 44 항에 있어서, 상기 게이트 패턴을 형성하는 것은
    상기 게이트 절연막 상에 금속 질화막 및 상부 게이트 도전막을 차례로 형성하고,
    상기 상부 게이트 도전막 및 상기 금속 질화막을 패터닝하여 차례로 적층된 금속 질화막 패턴 및 상부 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  50. 제 49 항에 있어서,
    상기 금속 질화막은 5Å 내지 20Å의 두께를 갖는 전이금속 질화막으로 형성하고, 상기 상부 게이트 도전막은 1000Å 내지 2000Å의 두께를 갖는 반도체막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  51. 제 50 항에 있어서,
    상기 전이금속 질화막은 탄탈륨 질화막 또는 타이타늄 질화막으로 형성하고, 상기 반도체막은 실리콘막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  52. 제 44 항에 있어서,
    상기 제1 불순물들은 탄소 이온들인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  53. 제 44 항에 있어서,
    상기 제2 불순물들은 불소 이온들인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  54. 제 44 항에 있어서,
    상기 제1 또는 제2 불순물들은 경사 이온주입 기술(tilted ion implantation technique)을 사용하여 주입되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  55. 제 44 항에 있어서,
    상기 제1 또는 제2 불순물들을 주입하기 전에, 상기 게이트 패턴을 갖는 기판 상에 오프셋 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  56. 제 55 항에 있어서,
    상기 오프셋 절연막은 100Å 내지 200Å의 두께로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  57. 제 55 항에 있어서, 상기 소오스 영역 및 상기 드레인 영역을 형성하는 것은
    상기 게이트 패턴 및 상기 게이트 패턴의 측벽 상의 상기 오프셋 절연막을 이온주입 마스크들로 사용하여 상기 반도체 기판 내로 제1 또는 제2 도전형의 도우펀트들(dopants)을 주입하여 저농도 소오스/드레인 영역들을 형성하고,
    상기 오프셋 절연막의 측벽 상에 게이트 스페이서를 형성하고,
    상기 게이트 패턴 및 상기 게이트 스페이서와 아울러서 상기 게이트 패턴 및 상기 게이트 스페이서 사이의 상기 오프셋 절연막을 이온주입 마스크들로 사용하여 상기 반도체 기판 내로 상기 저농도 소오스/드레인 영역들과 동일한 도전형의 도우 펀트들을 주입하여 고농도 소오스/드레인 영역들을 형성하는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  58. 제 44 항에 있어서, 상기 반도체기판을 준비하는 것은 상기 반도체기판의 소정영역을 식각하여 상대적으로 돌출된 핀 바디를 형성하는 것을 포함하되, 상기 게이트 패턴은 상기 핀 바디의 상부를 가로지르면서 상기 핀 바디의 양 측벽들 및 상부면을 덮도록 형성되고 상기 소오스 영역 및 상기 드레인 영역은 상기 핀 바디 내에 형성되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  59. 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하고,
    상기 반도체 기판의 소정영역에 소자분리막을 형성하여 상기 제1 및 제2 영역들 내에 각각 제1 및 제2 활성영역들을 한정하고,
    상기 제1 및 제2 활성영역들 상에 게이트 절연막을 형성하고,
    상기 제1 및 제2 활성영역들의 상부를 각각 가로지르는 제1 및 제2 게이트 패턴들을 형성하되, 상기 제1 및 제2 게이트 패턴들은 각각 상기 게이트 절연막과 접촉하는 적어도 제1 및 제2 금속 질화막 패턴들을 구비하고,
    상기 제1 게이트 패턴의 양 가장자리들 내로 질소보다 작은 음전기성을 갖는 제1 불순물들을 선택적으로 주입하여 상기 제1 금속 질화막 패턴의 양 가장자리들 내에 각각 제1 소오스측 게이트 전극 및 제1 드레인측 게이트 전극을 형성함과 동시에 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극 사이의 제 1 중심 게이트 전극을 한정하되, 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극은 상기 제1 활성영역의 상부를 가로지르고,
    상기 제2 게이트 패턴의 양 가장자리들 내로 질소보다 큰 음전기성을 갖는 제2 불순물들을 선택적으로 주입하여 상기 제2 금속 질화막 패턴의 양 가장자리들 내에 각각 제2 소오스측 게이트 전극 및 제2 드레인측 게이트 전극을 형성함과 동시에 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극 사이의 제2 중심 게이트 전극을 한정하는 것을 포함하되, 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극은 상기 제2 활성영역의 상부를 가로지르는 씨모스 집적회로 소자의 제조방법.
  60. 제 59 항에 있어서,
    상기 반도체기판은 지지기판, 상기 지지기판 상의 매몰 절연층, 및 상기 매몰 절연층 상의 반도체층을 갖는 에스오아이 기판인 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  61. 제 59 항에 있어서, 상기 제1 및 제2 게이트 패턴들을 형성하는 것은
    상기 게이트 절연막을 갖는 기판 상에 금속 질화막을 형성하고,
    상기 금속 질화막을 패터닝하여 상기 제1 활성영역의 상부를 가로지르는 제1 금속 질화막 패턴 및 상기 제2 활성영역의 상부를 가로지르는 제2 금속 질화막 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방 법.
  62. 제 61 항에 있어서,
    상기 금속 질화막은 전이금속 질화막으로 형성하는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  63. 제 62 항에 있어서,
    상기 전이금속 질화막은 탄탈륨 질화막 또는 타이타늄 질화막으로 형성하는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  64. 제 59 항에 있어서, 상기 제1 및 제2 게이트 패턴들을 형성하는 것은
    상기 게이트 절연막을 갖는 기판 상에 금속 질화막 및 상부 게이트 도전막을 차례로 형성하고,
    상기 상부 게이트 도전막 및 상기 금속 질화막을 패터닝하여 상기 제1 활성영역의 상부를 가로지르는 제1 금속 질화막 패턴 및 제1 상부 게이트 전극과 아울러서 상기 제2 활성영역의 상부를 가로지르는 제2 금속 질화막 패턴 및 제2 상부 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  65. 제 64 항에 있어서,
    상기 금속 질화막은 5Å 내지 20Å의 두께를 갖는 전이금속 질화막으로 형성하고, 상기 상부 게이트 도전막은 1000Å 내지 2000Å의 두께를 갖는 반도체막으로 형성하는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  66. 제 65 항에 있어서,
    상기 전이금속 질화막은 탄탈륨 질화막 또는 타이타늄 질화막으로 형성하고, 상기 반도체막은 실리콘막으로 형성하는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  67. 제 59 항에 있어서,
    상기 제1 불순물들은 탄소 이온들인 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  68. 제 59 항에 있어서,
    상기 제2 불순물들은 불소 이온들인 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  69. 제 59 항에 있어서,
    상기 제1 및 제2 불순물들은 경사 이온주입 기술(tilted ion implantation technique)을 사용하여 주입되는 것을 특징으로 하는 씨모스 집적회로 소자의 제조 방법.
  70. 제 59 항에 있어서,
    상기 제1 및 제2 불순물들을 주입하기 전에, 상기 게이트 패턴을 갖는 기판 상에 오프셋 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  71. 제 70 항에 있어서,
    상기 오프셋 절연막은 100Å 내지 200Å의 두께로 형성하는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  72. 제 70 항에 있어서,
    상기 제1 게이트 패턴 및 상기 제1 게이트 패턴의 측벽 상의 상기 오프셋 절연막을 이온주입 마스크들로 사용하여 상기 제1 활성영역 내로 제1 도펀트들을 주입하여 제1 저농도 소오스/드레인 영역들을 형성하고,
    상기 제2 게이트 패턴 및 상기 제2 게이트 패턴의 측벽 상의 상기 오프셋 절연막을 이온주입 마스크들로 사용하여 상기 제2 활성영역 내로 제2 도펀트들을 주입하여 제2 저농도 소오스/드레인 영역들을 형성하고,
    상기 제1 게이트 패턴과 접하는 상기 오프셋 절연막의 측벽 및 상기 제2 게이트 패턴과 접하는 상기 오프셋 절연막의 측벽 상에 각각 제1 및 제2 게이트 스페 이서들을 형성하고,
    상기 제1 게이트 패턴 및 상기 제1 게이트 스페이서와 아울러서 상기 제1 게이트 패턴 및 상기 제1 게이트 스페이서 사이의 상기 오프셋 절연막을 이온주입 마스크들로 사용하여 상기 제1 활성영역 내로 상기 제1 도우펀트들과 동일한 도전형을 갖는 제3 도우펀트들을 주입하여 제1 고농도 소오스/드레인 영역들을 형성하고,
    상기 제2 게이트 패턴 및 상기 제2 게이트 스페이서와 아울러서 상기 제2 게이트 패턴 및 상기 제2 게이트 스페이서 사이의 상기 오프셋 절연막을 이온주입 마스크들로 사용하여 상기 제2 활성영역 내로 상기 제2 도우펀트들과 동일한 도전형을 갖는 제4 도우펀트들을 주입하여 제2 고농도 소오스/드레인 영역들을 형성하는 것을 더 포함하는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  73. 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하고,
    상기 반도체기판의 소정영역을 식각하여 상기 제1 및 제2 영역들 내에 각각 상대적으로 돌출된 제1 및 제2 핀 바디들을 형성하고,
    상기 제1 및 제2 핀 바디들의 표면들 상에 게이트 절연막을 형성하고,
    상기 제1 및 제2 핀 바디들의 상부를 각각 가로지르는 제1 및 제2 게이트 패턴들을 형성하되, 상기 제1 및 제2 게이트 패턴들은 각각 상기 게이트 절연막과 접촉하는 적어도 제1 및 제2 금속 질화막 패턴들을 구비하고,
    상기 제1 게이트 패턴의 양 가장자리들 내로 질소보다 작은 음전기성을 갖는 제1 불순물들을 선택적으로 주입하여 상기 제1 금속 질화막 패턴의 양 가장자리들 내에 각각 제1 소오스측 게이트 전극 및 제1 드레인측 게이트 전극을 형성함과 동시에 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극 사이의 제1 중심 게이트 전극을 한정하되, 상기 제1 소오스측 게이트 전극 및 상기 제1 드레인측 게이트 전극은 상기 제1 핀 바디를 가로지르고,
    상기 제2 게이트 패턴의 양 가장자리들 내로 질소보다 큰 음전기성을 갖는 제2 불순물들을 선택적으로 주입하여 상기 제2 금속 질화막 패턴의 양 가장자리들 내에 각각 제2 소오스측 게이트 전극 및 제2 드레인측 게이트 전극을 형성함과 동시에 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극 사이의 제2 중심 게이트 전극을 한정하는 것을 포함하되, 상기 제2 소오스측 게이트 전극 및 상기 제2 드레인측 게이트 전극은 상기 제2 핀 바디를 가로지르는 씨모스 집적회로 소자의 제조방법.
  74. 제 73 항에 있어서, 상기 제1 및 제2 게이트 패턴들을 형성하는 것은
    상기 게이트 절연막을 갖는 기판 상에 금속 질화막을 형성하고,
    상기 금속 질화막을 패터닝하여 상기 제1 핀 바디의 상부를 가로지르는 제1 금속 질화막 패턴 및 상기 제2 핀 바디의 상부를 가로지르는 제2 금속 질화막 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  75. 제 74 항에 있어서,
    상기 금속 질화막은 전이금속 질화막으로 형성하는 것을 특징으로 하는 씨모 스 집적회로 소자의 제조방법.
  76. 제 75 항에 있어서,
    상기 전이금속 질화막은 탄탈륨 질화막 또는 타이타늄 질화막으로 형성하는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  77. 제 73 항에 있어서, 상기 제1 및 제2 게이트 패턴들을 형성하는 것은
    상기 게이트 절연막을 갖는 기판 상에 금속 질화막 및 상부 게이트 도전막을 차례로 형성하고,
    상기 상부 게이트 도전막 및 상기 금속 질화막을 패터닝하여 상기 제1 핀 바디의 상부를 가로지르는 제1 금속 질화막 패턴 및 제1 상부 게이트 전극과 아울러서 상기 제2 핀 바디의 상부를 가로지르는 제2 금속 질화막 패턴 및 제2 상부 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  78. 제 77 항에 있어서,
    상기 금속 질화막은 5Å 내지 20Å의 두께를 갖는 전이금속 질화막으로 형성하고, 상기 상부 게이트 도전막은 1000Å 내지 2000Å의 두께를 갖는 반도체막으로 형성하는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  79. 제 78 항에 있어서,
    상기 전이금속 질화막은 탄탈륨 질화막 또는 타이타늄 질화막으로 형성하고, 상기 반도체막은 실리콘막으로 형성하는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  80. 제 73 항에 있어서,
    상기 제1 불순물들은 탄소 이온들인 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  81. 제 73 항에 있어서,
    상기 제2 불순물들은 불소 이온들인 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
  82. 제 73 항에 있어서,
    상기 제1 및 제2 불순물들은 경사 이온주입 기술(tilted ion implantation technique)을 사용하여 주입되는 것을 특징으로 하는 씨모스 집적회로 소자의 제조방법.
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