CN106158645A - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：提供基底以及位于部分基底表面的伪栅，伪栅包括栅介质层、第一功函数层、以及非晶硅层，且伪栅包括第一区域、第二区域和第三区域；在基底表面形成层间介质层，层间介质层覆盖于伪栅侧壁表面；去除第一区域的非晶硅层，使第一区域的第一功函数层表面被暴露出来；对第一区域的第一功函数层进行掺杂处理，将第一区域的第一功函数层转化为第二功函数层；去除第二区域的非晶硅层；在去除第一区域和第二区域的非晶硅层之后，对第三区域的伪栅进行退火处理，将第三区域的第一功函数层转化为第三功函数层。本发明同一金属栅极下方具有功函数值不同的三种功函数层，有效的改善形成的半导体器件的电学性能。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制作技术领域，特别涉及一种半导体器件的形成方法。
背景技术
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
尽管鳍式场效应管的应用在一定程度上能够改善器件的电学性能，然而半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，在同一栅极结构中提供功函数不同的三种功函数层，满足半导体器件的电学性能要求。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底以及位于部分基底表面的伪栅，其中，所述伪栅包括栅介质层、位于栅介质层表面的第一功函数层、以及位于第一功函数层表面的非晶硅层，且所述伪栅包括第一区域、第二区域和第三区域；在所述基底表面形成层间介质层，所述层间介质层覆盖于伪栅侧壁表面；去除所述第一区域的非晶硅层，使第一区域的第一功函数层表面被暴露出来；对所述第一区域的第一功函数层进行掺杂处理，将第一区域的第一功函数层转化为第二功函数层；去除所述第二区域的非晶硅层，保留第三区域的非晶硅层；在去除所述第一区域和第二区域的非晶硅层之后，对所述第三区域的伪栅进行退火处理，将第三区域的第一功函数层转化为第三功函数层；在所述第二功函数层表面、第三功函数层表面以及第二区域的第一功函数层表面形成金属栅极。
可选的，所述第一功函数层、第二功函数层和第三功函数层三者的材料功函数各不相同。
可选的，所述第二功函数层的材料功函数大于第一功函数层的材料功函数；所述第三功函数层的材料功函数小于第一功函数层的材料功函数。
可选的，所述第一功函数层的材料功函数为4.5eV至4.8eV；所述第二功函数层的材料功函数为4.9eV至5.2eV；所述第三功函数层的材料功函数为4eV至4.3eV。
可选的，还包括步骤：在所述伪栅一侧的基底内形成源掺杂区；在所述伪栅另一侧的基底内形成漏掺杂区，源掺杂区和漏掺杂区分别位于伪栅相对的两侧的基底内；且沿所述源掺杂区指向漏掺杂区的方向为第一方向，沿第一区域经由第二区域指向第三区域的方向为第二方向，其中，所述第一方向与第二方向相同。
可选的，所述第一功函数层的材料为氮化钛；所述掺杂处理的掺杂离子为氮离子。
可选的，所述掺杂处理的工艺为离子注入，其中，离子注入工艺中氮离子注入剂量为1E15atom/cm2至1E17atom/cm2。
可选的，采用物理气相沉积工艺形成所述第一功函数层。
可选的，采用原子层沉积工艺形成所述非晶硅层。
可选的，在去除所述第一区域的非晶硅层之前，在所述层间介质层表面、第二区域和第三区域的非晶硅层表面形成第一掩膜层。
可选的，在去除所述第二区域的非晶硅层之前，在所述层间介质层表面以及第三区域的非晶硅层表面形成第二掩膜层。
可选的，所述第一掩膜层的材料为光刻胶材料；所述第二掩膜层的材料为光刻胶材料；形成所述第二掩膜层的工艺步骤包括：对所述第一掩膜层进行曝光处理以及显影处理，去除位于第二区域的非晶硅层表面的第一掩膜层，形成位于层间介质层表面以及第三区域的非晶硅层表面的第二掩膜层。
可选的，形成所述伪栅的工艺步骤包括：在所述基底表面形成栅介质膜；在所述栅介质膜表面形成功函数膜；在所述功函数膜表面形成非晶硅膜；图形化所述非晶硅膜、功函数膜以及栅介质膜，在部分基底表面形成栅介质层、位于栅介质层表面的第一功函数层、以及位于第一功函数层表面的非晶硅层。
可选的，形成所述伪栅的工艺步骤包括：在部分基底表面形成替代栅；在剩余衬底表面形成层间介质层，所述层间介质层覆盖于替代栅侧壁表面；去除所述替代栅，在所述层间介质层内形成凹槽；在所述凹槽底部和侧壁表面形成栅介质层；在所述栅介质层表面形成第一功函数层；在所述第一功函数层表面形成非晶硅层，且所述非晶硅层填充满所述凹槽。
可选的，所述栅介质层的材料为氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所述金属栅极的材料为铜、铝或钨。
可选的，形成的半导体器件为鳍式场效应管；所述基底包括衬底、位于衬底表面的鳍部、以及位于衬底表面且覆盖于鳍部部分侧壁表面的隔离层。
可选的，所述伪栅位于部分隔离层表面，所述伪栅横跨所述鳍部且覆盖鳍部的顶部和侧壁。
可选的，形成的半导体器件为平面场效应管。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的技术方案中，提供包括第一功函数层以及位于第一功函数层表面的非晶硅层的伪栅，且伪栅包括第一区域、第二区域和第三区域；去除第一区域的非晶硅层，对第一区域的第一功函数层进行掺杂处理，将第一区域的第一功函数层转化为第二功函数层；去除第二区域的非晶硅层；对第三区域的伪栅进行退火处理，将第三区域的第一功函数层转化为第三功函数层；然后在第二功函数层表面、第三功函数层表面以及第二区域的第一功函数层表面形成金属栅极。本发明在同一金属栅极下方具有功函数值各不相同的第一功函数层、第二功函数层以及第三功函数层，从而满足半导体器件对电学性能的要求，改善短沟道效应以及热载流子效应，减小半导体器件的漏电流。
进一步，所述第二功函数层的材料功函数大于第一功函数层的材料功函数，所述第三功函数层的材料功函数小于第一功函数层的材料功函数，源掺杂区指向漏掺杂区的方向为第一方向，沿第一区域经由第二区域指向第三区域的方向为第二方向，其中，所述第一方向与第二方向相同，使得源掺杂区靠近第二功函数层，漏掺杂区靠近第三功函数层。由于源掺杂区附近的第二功函数层的材料功函数较大，从而使得在源掺杂区附近具有较高的电场，以提高载流子速度，使得在较低的工作电压下，仍能够获得较大的驱动电流；由于漏掺杂区附近的第三功函数层的材料功函数较小，从而降低了漏掺杂区附近的电场，进而有效的抑制漏掺杂区附近的热载流子效应问题。
附图说明
图1至图10为本发明一实施例提供的半导体器件形成过程的结构示意图；
图11至图14为本发明另一实施例提供的半导体器件形成过程的结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能仍有待提高。
经研究发现，为了进一步改善器件的性能，一种异质栅场效应管(HMGFET：Hetero-Material Gate Field Effect Transistor)被提出，在异质栅场效应管的同一栅极结构中，两种或者三种具有不同功函数值的功函数层被混合使用，从而抑制短沟道效应，减小泄漏电流，改善热载流子效应。同一栅极结构中具有两种不同功函数值的功函数层时，半导体器件称为双异质栅场效应管；相应的，同一栅极结构中具有三种不同功函数值的功函数层时，半导体器件称为三异质栅场效应管(TMG FET：Triple Material Gate FieldEffect Transistor)。
为此，本发明提供一种半导体器件的形成方法，提供基底以及位于部分基底表面的伪栅，其中，所述伪栅包括栅介质层、位于栅介质层表面的第一功函数层、以及位于第一功函数层表面的非晶硅层，且所述伪栅包括第一区域、第二区域和第三区域；在所述基底表面形成层间介质层，所述层间介质层覆盖于伪栅侧壁表面；去除所述第一区域的非晶硅层，使第一区域的第一功函数层表面被暴露出来；对所述第一区域的第一功函数层进行掺杂处理，将第一区域的第一功函数层转化为第二功函数层；去除所述第二区域的非晶硅层，保留第三区域的非晶硅层；在去除所述第一区域和第二区域的非晶硅层之后，对所述第三区域的伪栅进行退火处理，将第三区域的第一功函数层转化为第三功函数层；在所述第二功函数层表面、第三功函数层表面以及第二区域的第一功函数层表面形成金属栅极。在同一栅极结构中，形成有功函数值各不相同的第一功函数层、第二功函数层以及第三功函数层，从而改善半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图10为本发明一实施例提供的半导体器件形成过程的结构示意图。
本实施例采用先形成高k栅介质层后形成金属栅极(High K first MetalGate last，简称HKMG)的工艺，在形成掺杂区(即源掺杂区和漏掺杂区)之前先形成高k栅介质层，在形成掺杂区之后形成金属栅极。以下将对本实施例形成半导体器件的过程作具体的说明。
参考图1及图2，提供基底，在所述基底部分表面形成伪栅。
其中，图1为立体结构示意图，图2为图1沿切割线AA1切割的剖面结构示意图。
本实施例中，以形成的半导体器件为鳍式场效应管为例，所述基底包括：衬底100、位于所述衬底100表面的鳍部101、位于所述衬底100表面且覆盖于鳍部101部分侧壁表面的隔离层102，且所述隔离层102顶部表面低于鳍部101顶部表面。
所述衬底100可以为硅衬底或者绝缘体上的硅衬底，所述衬底100还可以为锗衬底、锗化硅衬底、砷化镓衬底或者绝缘体上的锗衬底。本实施例中，所述衬底100为硅衬底。
本实施例中，所述鳍部101为采用干法刻蚀法刻蚀一初始衬底形成的，刻蚀后的初始衬底作为衬底100以及位于衬底100表面的凸起的鳍部101。在本发明其他实施例中，也可以在衬底表面形成半导体外延层，然后刻蚀所述半导体外延层形成鳍部，所述半导体外延层可以为单晶硅层或者单晶锗层。
在其他实施例中，形成的半导体器件为平面场效应管器件时，所述基底可以为硅衬底、锗衬底、硅锗衬底、碳硅衬底、砷化镓衬底或者绝缘体上的硅衬底。
所述伪栅包括栅介质层103、位于栅介质层103表面的第一功函数层104、以及位于第一功函数层104表面的非晶硅层105。本实施例中，所述伪栅位于部分隔离层102表面，所述伪栅横跨所述鳍部101且覆盖鳍部101的顶部和侧壁。
所述伪栅包括第一区域I、第二区域II和第三区域III，其中，第一区域I、第二区域II和第三区域III的排列方向、与后续形成的源掺杂区和漏掺杂区的排列方向相同。本实施例以第二区域II位于第一区域I与第三区域III之间、作为示例。所述第一区域I、第二区域II和第三区域III的尺寸可以相同，也可以不同。在其他实施例中，可根据第一区域、第二区域和第三区域对栅极材料功函数值要求的不同，确定第一区域、第二区域和第三区域的位置。
所述栅介质层103的材料为氧化硅、氮化硅、氮氧化硅或高k介质材料，其中，高k介质材料指的是相对介电常数大于氧化硅相对介电常数的材料，可以为氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述第一功函数层104用于形成半导体器件栅极结构中的功函数层，为了满足半导体器件对电学性能的要求，本实施例中栅极结构具有三个功函数值不同的功函数层，后续将部分第一功函数层104转化为第二功函数层，将部分第一功函数层104转化为第三功函数层，使得剩余第一功函数层104、第二功函数层和第三功函数层三者之间的功函数值不同，从而满足栅极结构功函数层对功函数值的要求。本实施例中，所述第一功函数层104的材料为氮化钛，第一功函数层104的材料功函数为4.5eV至4.8eV，例如，可以为4.65eV或4.75eV。在其他实施例中，所述第一功函数层104的材料还可以为氮化铝。
所述非晶硅层105的作用在于：一方面，部分非晶硅层105在后续的工艺过程中起到掩膜的作用，起到保护第一功函数层104的作用。另一方面，后续在去除部分非晶硅层105之后，在退火工艺条件下，与剩余的非晶硅层105相接触的第一功函数层104会与所述剩余的非晶硅层105发生反应，从而将部分第一功函数层104转化为第三功函数层，且第三功函数层的功函数值与第一功函数层104的功函数值不同。
在一个实施例中，形成所述伪栅的工艺步骤包括：在所述基底表面形成栅介质膜，具体的，所述栅介质膜覆盖于鳍部101的顶部表面和侧壁表面、以及隔离层102表面；在所述栅介质层膜表面形成功函数膜；在所述功函数膜表面形成非晶硅膜；在所述非晶硅膜表面形成图形化的掩膜层，所述图形化的掩膜层定义出伪栅的空间位置和尺寸，所述图形化的掩膜层的材料为氮化硅或者光刻胶材料；以所述图形化的掩膜层为掩膜，刻蚀所述非晶硅膜形成非晶硅层105，刻蚀所述第一功函数膜形成第一功函数层104，刻蚀所述栅介质膜形成栅介质层103。
由于后续会刻蚀去除非晶硅层105，为了防止刻蚀去除非晶硅层105的工艺对第一功函数层104造成刻蚀损伤，在所述非晶硅层105和第一功函数层104之间还可以形成刻蚀阻挡层，刻蚀阻挡层的材料可以为TaN。具体的，在第一功函数膜与非晶硅膜之间形成刻蚀阻挡膜，刻蚀所述刻蚀阻挡膜形成刻蚀阻挡层。
如无特别说明，后续工艺过程的结构示意图均为在图2基础上的结构示意图。
参考图3，在所述伪栅一侧的基底内形成源掺杂区106；在所述伪栅另一侧的基底内形成漏掺杂区116，源掺杂区106和漏掺杂区116分别位于伪栅相对的两侧的基底内；在所述基底表面形成层间介质层107，所述层间介质层107覆盖于伪栅的侧壁表面，且层间介质层107顶部与伪栅顶部齐平。
所述源掺杂区106和漏掺杂区116的掺杂离子相同。位于伪栅一侧的源掺杂区106用于作半导体器件的源极；与所述伪栅一侧相对的另一侧的漏掺杂区116用于作为半导体器件的漏极。
沿所述源掺杂区106指向漏掺杂区116的方向为第一方向，沿第一区域I经由第二区域II指向第三区域III的方向为第二方向，其中，所述第一方向与第二方向相同。其好处在于：后续会将第一区域I的第一功函数层104转化为第二功函数层，且第二功函数层的材料功函数大于第一功函数层104的材料功函数，源掺杂区106靠近第一区域I，因此源掺杂区106附近具有功函数较大的第二功函数层，使得在源掺杂区106附近具有较高的电场，提高载流子速度；后续会将第三区域III的第一功函数层104转化为第三功函数层，且第三功函数层的材料功函数小于第一功函数层104的材料功函数，漏掺杂区116靠近第三区域III，因此漏掺杂区116附近具有功函数较小的第三功函数层，使得在漏掺杂区116附近具有较低的电场，改善热载流子效应问题。
本实施例中，采用离子注入工艺形成所述源掺杂区106和漏掺杂区116。形成的半导体器件为PMOS器件时，离子注入的注入离子为P型离子，如B、Ga或In；形成的半导体器件为NMOS器件时，离子注入的注入离子为N型离子，如P、As或Sb。
采用化学气相沉积、物理气相沉积或者原子层沉积工艺形成所述层间介质层107；所述层间介质层107的材料与非晶硅层105的材料不同，使得后续刻蚀去除非晶硅层105的工艺不会对层间介质层107造成刻蚀，层间介质层107的材料为氧化硅、氮化硅、氮氧化硅或低k介质材料，其中，低k介质材料指的是，相对介电常数小于氧化硅相对介电常数的材料。
本实施例中，采用化学气相沉积工艺形成所述层间介质层107，所述层间介质层107的材料为氧化硅。
参考图4，在所述层间介质层107表面、以及第二区域II和第三区域III的非晶硅层105表面形成第一掩膜层108，所述第一掩膜层108暴露出第一区域I的非晶硅层105顶部表面。
所述掩第一膜层108为后续刻蚀去除第一区域I的非晶硅层105的掩膜。所述第一掩膜层108的材料与层间介质层107的材料不同；所述第一掩膜层108的材料与非晶硅层105的材料也不相同。
所述第一掩膜层108的材料可以为氮化硅，所述第一掩膜层108的材料还可以为光刻胶材料，例如为正性光刻胶材料或者负性光刻胶材料。本实施例中，所述第一掩膜层108的材料为正性光刻胶材料，其好处在于：
由于后续会去除第二区域II的非晶硅层105，保留第三区域III的非晶硅层105，因此在后续在刻蚀去除第二区域II的非晶硅层105时，需形成保护第三区域III的非晶硅层105的第二掩膜层；而本实施例采用正性光刻胶材料作为第一掩膜层108的材料时，可以采用阶梯式光刻(stair-etch)工艺，在第一掩膜层108的基础上形成符合工艺要求的第二掩膜层，即仅需一次形成光刻胶膜，然后通过对不同区域的光刻胶膜进行曝光处理以及显影处理，就能够形成刻蚀去除第一区域I的非晶硅层105的第一掩膜层108，形成刻蚀去除第二区域II的非晶硅层105的第二掩膜层，使得工艺步骤简单，节约了生产成本，并且提高了第二掩膜层的位置精确度。
在一个具体实施例中，形成所述第一掩膜层108的工艺步骤包括：在所述层间介质层107表面以及非晶硅层105表面形成正性光刻胶膜；对所述第一区域I上方的正性光刻胶膜进行曝光处理；对曝光处理后的正性光刻胶膜进行显影处理，使得第一区域I上方的正性光刻胶膜溶解，形成位于层间介质层107表面、第二区域II和第三区域III的非晶硅层105表面的第一掩膜层108。
参考图5，去除所述第一区域I的非晶硅层105，使第一区域I的第一功函数层104被暴露出来。
具体的，以所述第一掩膜层108为掩膜，刻蚀去除第一区域I的非晶硅层105。
本实施例中，采用干法刻蚀工艺，刻蚀去除所述第一区域I的非晶硅层105。在其他实施例中，也可以采用湿法刻蚀工艺，刻蚀去除第一区域的非晶硅层。
参考图6，对所述第一区域I的第一功函数层104(参考图5)进行掺杂处理，将第一区域I的第一功函数层104转化为第二功函数层114。
所述第二功函数层114的材料功函数与第一功函数层104的材料功函数值不同，所述第二功函数层114的材料功函数大于第一功函数层104的材料功函数。
本实施例中，所述掺杂处理的工艺为离子注入，掺杂处理的掺杂离子为氮离子，通过将氮离子注入至第一区域I的第一功函数层104内，使得第一区域I的第一功函数层104内部材料发生变化，第一区域I的第一功函数层104内的氮原子浓度发生变化，从而将第一区域I的第一功函数层104转化为第二功函数层114。
若离子注入的注入离子剂量过小，则第二功函数层114与第一功函数层104的材料功函数差别过小；若离子注入的注入离子剂量过大，则第二功函数层114中的氮离子含量过多，容易造成第二功函数层114中出现的晶格缺陷过多。为此，本实施例中，离子注入工艺中氮离子注入剂量为1E15atom/cm2至1E17atom/cm2。
本实施例中，所述第二功函数层114的材料功函数为4.9eV至5.2eV，例如为5eV或者5.15eV。
在其他实施例中，也可以先对第一区域的第一功函数层进行掺杂处理，通过调整掺杂处理的工艺参数，使得掺杂离子进入第一区域的第一功函数层内，将第一区域的第一功函数层转化为第二功函数层之后，然后去除第一区域的非晶硅层。
参考图7，在所述层间介质层107表面、第三区域III的非晶硅层105表面形成第二掩膜层109。
本实施例中，在第一掩膜层108(参考图6)的基础上继续形成第二掩膜层109。具体的，对所述第二区域II上方的第一掩膜层108进行曝光处理；对经过曝光处理的第一掩膜层108进行显影处理，去除位于第二区域II上方的第一掩膜层108，形成位于第三区域III上方的第二掩膜层109，且所述第二掩膜层109还覆盖于层间介质层107表面。
在其他实施例中，形成第二掩膜层的工艺步骤也可以为：在形成第二功函数层之后，去除第一掩膜层；然后形成位于层间介质层表面、第三区域的非晶硅层表面的第二掩膜层。
参考图8，去除所述第二区域II的非晶硅层105，保留第三区域III的非晶硅层105。
本实施例中，以所述第二掩膜层109(参考图7)为掩膜，采用干法刻蚀工艺，刻蚀去除第二区域II的非晶硅层105。在其他实施例中，还可以采用湿法刻蚀工艺，刻蚀去除第二区域的非晶硅层。
在去除第二区域II的非晶硅层105之后，去除所述第二掩膜层109。
参考图9，在去除所述第一区域I和第二区域II的非晶硅层105之后，对所述第三区域III的伪栅进行退火处理，将第三区域III的第一功函数层104转化为第三功函数层124。
具体的，对所述第三区域III的非晶硅层105(参考图8)以及第三区域III的第一功函数层104进行退火处理，将第三区域III的第一功函数层104转化为第三功函数层124。
所述第三功函数层1124的材料功函数与第一功函数层104的材料功函数不同，本实施例中，所述第三功函数层124的材料功函数小于第一功函数层104的材料功函数。
在形成非晶硅层105的工艺中，反应源材料中通常含有元素，因此使得形成的非晶硅层105中具有氧元素。
在退火处理过程中，第三区域III中非晶硅层105中的氧元素进入下方的第一功函数层104内，使得第三区域III的第一功函数层104的材料转化为掺氧的氮化钛，从而将第三区域III的第一功函数层104转化为第三功函数层124；并且，所述栅介质层103内具有氧空位，在退火处理过程中，栅介质层103内的氧空位被钝化，防止氧空位进入第三功函数层124内。
同时，所述退火处理还有利于激活第二功函数层114内的氮离子，修复离子注入工艺造成的晶格损伤。
所述退火处理的退火温度为350摄氏度至500摄氏度，例如为400摄氏度或者475摄氏度。
本实施例中，所述第三功函数层124的材料功函数为4eV至4.3eV，例如为4.15eV或者4.25eV。
在形成所述第三功函数层124之后，去除第三区域III的非晶硅层105。
参考图10，在所述第二功函数层114表面、第三功函数层124表面、以及第二区域II的第一功函数层104表面形成金属栅极111。
本实施例中，所述金属栅极111的顶部与层间介质层107顶部齐平。形成所述金属栅极111的工艺步骤包括：在所述第二功函数层114表面、第三功函数层124表面、以及第二区域II的第一功函数层104表面形成金属栅膜，所述金属栅膜还位于层间介质层107表面；研磨去除高于层间介质层107顶部的金属栅膜，形成所述金属栅极111，且所述金属栅极111顶部与层间介质层107顶部齐平。
所述金属栅极111的材料为铜、铝或钨。本实施例中，所述金属栅极111的材料为钨。
所述栅介质层103、第一功函数层104、第二功函数层、第三功函数层124以及金属栅极111构成半导体器件的栅极结构。
本实施例中，通过对第一区域I的第一功函数层104进行掺杂处理，将第一区域I的第一功函数层104转化为第二功函数层114，且第二功函数层114的材料功函数值与第一功函数层104的材料功函数值不同；通过使第三区域III的第一功函数层104和非晶硅层105经历退火处理，使第三区域III的第一功函数层104转化为第三功函数层124，且第三功函数层124的材料功函数值与第一功函数层104的材料功函数值不同。因此本实施例中同一栅极结构中具有三种功函数值不同的功函数层，从而使得半导体器件的电学性能得到提高，例如，提高半导体器件的驱动电流，减小漏端漏电流，改善热载流子效应。
并且，本实施例中，对同一光刻胶膜进行曝光处理和显影处理，能够分别形成第一掩膜层和第二掩膜层，简化了工艺步骤，节约了生产成本。
图11至图14为本发明另一实施例提供的半导体器件形成过程的结构示意图。
本实施例采用后形成高k栅介质层后形成金属栅极(High k last Metal Gatelast)的工艺，即在形成掺杂区之后形成高k栅介质层，相应的在形成掺杂区之后形成第一功函数层，在形成掺杂区之后形成金属栅极。本实施例中非晶硅层、第一功函数层不会受到形成掺杂区的工艺的不良影响，
参考图11，提供基底；在所述部分基底表面形成替代栅300。
所述基底包括：衬底200、位于衬底200表面的鳍部201、以及位于衬底200表面且覆盖于鳍部201部分侧壁表面的隔离层。
所述替代栅300的材料为氮化硅、非晶硅、多晶硅或者无定形碳；所述替代栅300占据栅极结构的空间位置。所述替代栅300位于部分隔离层表面，所述替代栅300横跨鳍部201且覆盖于鳍部201的顶部和侧壁。
本实施例中，所述替代栅300的材料为多晶硅。后续会刻蚀去除替代栅300，为了避免刻蚀去除替代栅300的工艺对鳍部201造成损伤，在替代栅300和鳍部201之间还可以形成氧化硅层，后续在去除替代栅300之后去除氧化硅层。
参考图12，在所述替代栅300一侧的基底内形成源掺杂区206；在所述替代栅300另一侧的基底内形成漏掺杂区216，且所述源掺杂区206和漏掺杂区216分别位于替代栅300相对的两侧的基底内；在所述基底表面形成层间介质层207，所述层间介质层207覆盖于替代栅300侧壁表面，且层间介质层207顶部与替代栅300顶部齐平。
所述源掺杂区206用于作为半导体器件的源极；所述漏掺杂区216用于作为半导体器件的漏极。
参考图13，去除所述替代栅300(参考图12)，在所述层间介质层207内形成凹槽301。
采用干法刻蚀工艺或者湿法刻蚀工艺，刻蚀去除所述替代栅300。
参考图14，在所述凹槽301(参考图13)底部和侧壁表面形成栅介质层203；在所述栅介质层303表面形成第一功函数层204；在所述第一功函数层204表面形成非晶硅层205，且所述非晶硅层205填充满所述凹槽301。
有关栅介质层203的材料、第一功函数层204的材料、以及非晶硅层205的材料科参考前述实施例的说明，在此不再赘述。
本实施例中，采用物理气相沉积工艺形成所述第一功函数层204；采用原子层沉积工艺形成所述非晶硅层205。
所述栅介质层203、位于栅介质层203表面的第一功函数层204、以及位于第一功函数层204表面的非晶硅层205构成了伪栅，所述伪栅位于部分基底表面。
并且，所述伪栅包括第一区域I、第二区域II和第三区域III，其中，沿所述源掺杂区206指向漏掺杂区216的方向为第一方向，沿第一区域I经由第二区域II指向第三区域III的方向为第二方向，其中，所述第一方向与第二方向相同。
后续的工艺步骤还包括：去除所述第一区域的非晶硅层，使第一区域的第一功函数层表面被暴露出来；对所述第一区域I的第一功函数层204进行掺杂处理，将第一区域I的第一功函数层204转化为第二功函数层；去除所述第二区域II的非晶硅层205，保留第三区域III的非晶硅层205；在去除所述第一区域I和第二区域II的非晶硅层205之后，对所述第三区域III的伪栅进行退火处理，将第三区域III的第一功函数层204转化为第三功函数层；在所述第二功函数层表面、第三功函数层表面以及第二区域II的第一功函数层204表面形成金属栅极。
有关形成第二功函数层、第三功函数层以及金属栅极的工艺步骤可参考前述实施例的说明。
本实施例中，避免了形成源掺杂区206、漏掺杂区216的工艺对非晶硅层205造成不良影响，从而提高形成的第三功函数层的质量，进而进一步改善半导体器件的电学性能。
本实施例以形成的半导体器件为鳍式场效应管为例，在其他实施例中，形成的半导体器件也可以为平面场效应管。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底以及位于部分基底表面的伪栅，其中，所述伪栅包括栅介质层、位于栅介质层表面的第一功函数层、以及位于第一功函数层表面的非晶硅层，且所述伪栅包括第一区域、第二区域和第三区域；
在所述基底表面形成层间介质层，所述层间介质层覆盖于伪栅侧壁表面；
去除所述第一区域的非晶硅层，使第一区域的第一功函数层表面被暴露出来；
对所述第一区域的第一功函数层进行掺杂处理，将第一区域的第一功函数层转化为第二功函数层；
去除所述第二区域的非晶硅层，保留第三区域的非晶硅层；
在去除所述第一区域和第二区域的非晶硅层之后，对所述第三区域的伪栅进行退火处理，将第三区域的第一功函数层转化为第三功函数层；
在所述第二功函数层表面、第三功函数层表面以及第二区域的第一功函数层表面形成金属栅极。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一功函数层、第二功函数层和第三功函数层三者的材料功函数各不相同。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述第二功函数层的材料功函数大于第一功函数层的材料功函数；所述第三功函数层的材料功函数小于第一功函数层的材料功函数。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述第一功函数层的材料功函数为4.5eV至4.8eV；所述第二功函数层的材料功函数为4.9eV至5.2eV；所述第三功函数层的材料功函数为4eV至4.3eV。
5.根据权利要求3所述的半导体器件的形成方法，其特征在于，还包括步骤：在所述伪栅一侧的基底内形成源掺杂区；在所述伪栅另一侧的基底内形成漏掺杂区，源掺杂区和漏掺杂区分别位于伪栅相对的两侧的基底内；且沿所述源掺杂区指向漏掺杂区的方向为第一方向，沿第一区域经由第二区域指向第三区域的方向为第二方向，其中，所述第一方向与第二方向相同。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一功函数层的材料为氮化钛；所述掺杂处理的掺杂离子为氮离子。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述掺杂处理的工艺为离子注入，其中，离子注入工艺中氮离子注入剂量为1E15atom/cm2至1E17atom/cm2。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，采用物理气相沉积工艺形成所述第一功函数层。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，采用原子层沉积工艺形成所述非晶硅层。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，在去除所述第一区域的非晶硅层之前，在所述层间介质层表面、第二区域和第三区域的非晶硅层表面形成第一掩膜层。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，在去除所述第二区域的非晶硅层之前，在所述层间介质层表面以及第三区域的非晶硅层表面形成第二掩膜层。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述第一掩膜层的材料为光刻胶材料；所述第二掩膜层的材料为光刻胶材料；形成所述第二掩膜层的工艺步骤包括：对所述第一掩膜层进行曝光处理以及显影处理，去除位于第二区域的非晶硅层表面的第一掩膜层，形成位于层间介质层表面以及第三区域的非晶硅层表面的第二掩膜层。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述伪栅的工艺步骤包括：在所述基底表面形成栅介质膜；在所述栅介质膜表面形成功函数膜；在所述功函数膜表面形成非晶硅膜；图形化所述非晶硅膜、功函数膜以及栅介质膜，在部分基底表面形成栅介质层、位于栅介质层表面的第一功函数层、以及位于第一功函数层表面的非晶硅层。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述伪栅的工艺步骤包括：在部分基底表面形成替代栅；在剩余衬底表面形成层间介质层，所述层间介质层覆盖于替代栅侧壁表面；去除所述替代栅，在所述层间介质层内形成凹槽；在所述凹槽底部和侧壁表面形成栅介质层；在所述栅介质层表面形成第一功函数层；在所述第一功函数层表面形成非晶硅层，且所述非晶硅层填充满所述凹槽。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述栅介质层的材料为氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所述金属栅极的材料为铜、铝或钨。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成的半导体器件为鳍式场效应管；所述基底包括衬底、位于衬底表面的鳍部、以及位于衬底表面且覆盖于鳍部部分侧壁表面的隔离层。
17.根据权利要求16所述的半导体器件的形成方法，其特征在于，所述伪栅位于部分隔离层表面，所述伪栅横跨所述鳍部且覆盖鳍部的顶部和侧壁。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成的半导体器件为平面场效应管。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122760A (zh) * 2016-11-30 2018-06-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111627818A (zh) * 2019-02-28 2020-09-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1527398A (zh) * 2003-03-06 2004-09-08 北京大学 一种组合栅场效应晶体管
CN1855545A (zh) * 2005-04-29 2006-11-01 三星电子株式会社 Mos晶体管、cmos集成电路器件及相关制造方法
US20150061042A1 (en) * 2013-09-03 2015-03-05 United Microelectronics Corp. Metal gate structure and method of fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1527398A (zh) * 2003-03-06 2004-09-08 北京大学 一种组合栅场效应晶体管
CN1855545A (zh) * 2005-04-29 2006-11-01 三星电子株式会社 Mos晶体管、cmos集成电路器件及相关制造方法
US20150061042A1 (en) * 2013-09-03 2015-03-05 United Microelectronics Corp. Metal gate structure and method of fabricating the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108122760A (zh) * 2016-11-30 2018-06-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108122760B (zh) * 2016-11-30 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111627818A (zh) * 2019-02-28 2020-09-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111627818B (zh) * 2019-02-28 2023-06-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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