CN105633151B

CN105633151B - 一种非对称FinFET结构及其制造方法

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Publication number: CN105633151B
Application number: CN201410614572.9A
Authority: CN
Inventors: 刘云飞; 尹海洲; 李睿
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2014-11-04
Filing date: 2014-11-04
Publication date: 2019-03-26
Anticipated expiration: 2034-11-04
Also published as: CN105633151A

Abstract

本发明提供了一种非对称FinFET结构，包括：衬底(100)，所述衬底上具有鳍片(200)；位于所述鳍片(200)中部上方的栅极介质层(510)；位于所述栅极介质层上方的栅极叠层(240)；位于所述栅极叠层(240)两侧的侧墙(300)；位于所述栅极叠层(200)两侧鳍片中的源漏区；以及，覆盖源漏区的层间介质层；其中，所述栅极介质层(510)覆盖所述鳍片(200)，且其位于源漏区中的漏区的部分厚度大于其余部分。根据本发明的提供的FinFET结构，不仅有效地减小了因为由于栅压所引起的GIDL漏电，在高压FinFET中进一步抑制了栅极介质层穿通；同时避免了因为栅介质层厚度增加而减弱栅控能力，有效地提高了器件的可靠性。

Description

一种非对称FinFET结构及其制造方法

技术领域

本发明涉及一种半导体器件结构及其制造方法，具体地，涉及一种非对称FinFET结构及其制造方法。

技术背景

随着器件越来越薄，器件关态时由带带隧穿引发的栅致漏极泄漏(GIDL)电流越来越大，它已经成为严重限制FINFET以及FLASH存储器的问题之一。GIDL电流本身便引入了热空穴注入，它使得空穴陷落在栅氧化层中从而导致器件的不稳定性以及能导致栅氧层击穿。在高压器件中，由于器件工作时所加的栅压远大于阈值电压，达到5～10V，由于GIDL所引起的栅氧击穿更加容易发生，对器件稳定性的影响也更加严重。

减小GIDL的常规技术是提高栅氧化层形成的温度到大约1000℃到1100℃。提高氧化温度主要是较少衬底的表面态密度，以减少GIDL。现在的主流工艺主要是通过快速热氧化作用工艺(RTO)和现场水汽生成工艺(In-situ steam generation，ISSG)来生长栅氧化层。但是RTO比用氧化炉的氧化作用会导致栅氧化层更差的均匀性，这种不均匀导致器件的阈值电压变化大，这是不希望的。

因此，如何提供一种可有效避免FinFET，特别是高压FinFET漏端发生的氧化层击穿现象，已成为业界亟待解决的技术问题。

发明内容

本发明提供了一种非对称FinFET结构及其制造方法，减小寄生电容，优化器件性能。

具体地，该非对称FinFET结构包括：

衬底，所述衬底上具有鳍片；

位于所述鳍片中部上方的栅极介质层；

位于所述栅极介质层上方的栅极叠层；

位于所述栅极叠层两侧的侧墙；

位于所述栅极叠层两侧鳍片中的源漏区；以及，

覆盖源漏区的层间介质层；

其中，所述栅极介质层覆盖所述鳍片，且其位于源漏区的部分厚度大于其余部分。

其中，所述栅极叠层的长度大于80nm。

其中，所述栅极介质层位于源漏区中的漏区的部分厚度高出其余部分2-10nm。

其中，所述栅介质层厚度高出其余部分的部分长度为2-40nm。

相应的，本发明还提供了一种非对称FinFET结构的制造方法，包括以下步骤：

a.提供衬底，衬底上具有鳍片、位于鳍片两侧的浅沟槽隔离、位于鳍片中部的伪栅空位、位于伪栅空位两侧的侧墙，以及位于所述侧墙两侧浅沟槽隔离上方的层间介质层；

b.在所述伪栅空位中的鳍片上形成栅极介质层；

c.在所述栅极介质层和层间介质层上形成掩膜；

d.在所述掩膜上涂覆光刻胶，并刻蚀掉位于伪栅空位中靠近源漏区中的漏区的部分光刻胶，形成开口；

e.从所述开口对掩膜进行各项同性刻蚀，形成掩膜空位，露出掩膜下方的层间介质层；

f.对掩膜空位下方的层间介质层进行外延生长，使其填充所述掩膜空位，并去除掩膜；

g.在所述伪栅空位中的栅极介质层上方形成栅极叠层。

其中，在步骤b中，所述栅极介质层的材料是氧化硅。

其中，在步骤c中，所述掩膜的材料是氮化硅。

其中，在步骤c中，所述掩膜的厚度是2-10nm。

其中，在步骤e中，所述掩膜空位的长度是2-40nm。

a.提供衬底以及位于衬底中部上方的鳍片；

b.在所述鳍片上形成第一栅极介质层；

c.对所述第一栅极介质层进行刻蚀，去除第一栅极介质层一端的部分，去除的长度为鳍片总长度的2/3～9/10；

d.在所述第一栅极介质层上形成第二栅极介质层，二者共同形成栅极介质层；

e.在所述第二栅极介质层上依次淀积高K介质层、功函数调节层以及栅极金属层，并对其进行图形化，形成栅极叠层，所述栅极叠层覆盖部分第二栅极介质层；

f.在所述栅极叠层两侧依次形成侧墙、源漏区以及层间介质层。

其中，所述第一栅极介质层的材料为氧化硅。

其中，在步骤c中，所述第一栅极介质层去除的部分长度等于栅极叠层长度的2/3～9/10与源区长度的和。

其中，在步骤d中，所述第二栅极介质层的材料是氧化硅。

其中，在步骤d中，所述第二栅极介质层的厚度是2-10nm。

其中，在步骤e中，所述第二栅极介质层被栅极叠层覆盖部分的长度为2-40nm。

根据本发明的提供的FinFET结构，通过对位于漏端一侧的部分栅极介质层进行加厚的方法，不仅有效地减小了因为由于栅压所引起的GIDL漏电，在高压FinFET中进一步抑制了栅极介质层穿通；同时，由于栅极介质层仅在漏端一侧局部加厚，并不会影响沟道上方其他区域的栅极介质层厚度，避免了因为栅介质层厚度增加而减弱栅控能力，有效地提高了器件的可靠性。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1～图8为根据本发明的一个具体实施方式中该FinFET器件各个制造阶段中的示意图；

图9～图16为根据本发明的另一个具体实施方式中该FinFET器件各个制造阶段的示意图。

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

本发明提供了一种非对称FinFET晶体管结构，包括：衬底100，所述衬底上具有鳍片200；位于所述鳍片200中部上方的栅极介质层；位于所述栅极介质层上方的栅极叠层240；位于所述栅极叠层240两侧的侧墙300；位于所述栅极叠层200两侧衬底中的源漏区；以及，覆盖源漏区的层间介质层；其中，所述栅极介质层覆盖所述鳍片200，且其位于漏端的部分厚度大于其余部分。其中，所述栅极叠层240的长度大于80nm；所述栅极介质层510位于所述源漏区中的漏区的部分厚度高出其余部分2～10nm；所述栅介质层510厚度大于其余部分的部分长度为2-40nm。

该衬底100首选是一薄的单晶硅层，也可以是单晶的锗硅合金。

栅极叠层200可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。

下面结合附图对本发明的制造方法进行详细说明，包括以下步骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。

首先对本发明的实施例一进行详细说明。

本实施采用后栅工艺(gate-last)，先形成伪栅叠层，源漏注入并退火之后再去除伪栅叠层形成伪栅空位，在所述伪栅空位中填充栅极介质层以及栅极叠层，具体的工艺步骤如下所述：

首先提供衬底100。所述衬底材料为半导体材料，可以是硅，锗，砷化镓等，优选的，在本实施例中，所用衬底为硅衬底。

接下来，经过投影，曝光，显影，刻蚀等常规工艺对所述衬底进行刻蚀，形成鳍片200，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀。

接下来，在所述鳍片200以及所述衬底100表面形成伪栅叠层。所述伪栅叠层可以是单层的，也可以是多层的。伪栅叠层可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10nm～200nm。本实施例中，伪栅叠层包括多晶硅和二氧化硅，具体的，采用化学汽相淀积的方法在栅极空位中填充多晶硅，接着在多晶硅上方形成一层二氧化硅介质层，形成方法可以是外延生长、氧化、CVD等。接着采用常规CMOS工艺光刻和刻蚀所淀积的材料层形成伪栅叠层。

接下来，对伪栅结构两侧的鳍片200进行浅掺杂，以形成轻掺杂源漏区，还可以进行Halo注入，以形成Halo注入区。其中浅掺杂的杂质类型与器件类型一致，Halo注入的杂质类型与器件类型相反。

可选地，在伪栅叠层的侧壁上形成侧墙，用于将伪栅叠层隔开。侧墙可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙可以具有多层结构。侧墙可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。

接下来，进行源漏区注入，首先淀积一层厚度为10nm～35nm厚的二氧化硅介质层，并以该介质层为缓冲层，离子注入源漏区。对P型晶体而言，掺杂剂为硼或弗化硼或铟或镓等。对N型晶体而言，掺杂剂为磷或砷或锑等。掺杂浓度为5e10¹⁹cm^-3～1e10²⁰cm^-3。

接下来，淀积层间介质层450，并并行平坦化，露出伪栅叠层。具体的，层间介质层450可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成。层间介质层450的材料可以采用包括SiO2、碳掺杂SiO2、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。层间介质层450的厚度范围可以是40nm-150nm，如80nm、100nm或120nm。

接下来，去除所述伪栅结构，形成伪栅空位。去除伪栅结构可以采用湿刻和/或干刻除去。在本实施例中，采用等离子体刻蚀。

以上均为半导体工艺中的常规流程，并未在图中示出，形成伪栅空位之后的器件结构如图1所示。

图2是图1沿着J-J’方向的横截面的图。如图2所示，在所述栅极空位中形成栅极介质层510。具体的，先在位于所述伪栅空位中的鳍片200表面形成一层二氧化硅层，具体的形成方法可以是选择性外延生长，形成的二氧化硅薄膜较薄，其厚度范围可以是2～10nm,如3nm，5nm等。

接下来，如图3所示，在所述层间介质层450和栅极介质层510表面形成掩膜520。在本实施例中，所述掩膜520的材料为氮化硅，具体的形成方法可以是化学汽相淀积。掩膜520的厚度与要加厚的栅极介质层的厚度相等，可以是2～10nm，在本实施例中，掩膜厚度为8nm。

接下来，如图4所示，在所述掩膜520上涂覆光刻胶530，并如图5所示，按照常规光刻工艺，在所述光刻胶530上位于漏端的一侧形成开口。由于接下来的刻蚀将采用各项同性刻蚀，因此此处开口的长度略小于需要加厚的栅极介质层部分的长度，在本实施例中，所述开口的长度为2～15nm，优选的，为10nm。

接下来，如图6所示，从所述开口对掩膜520进行各项同性刻蚀，形成掩膜空位，露出掩膜下方的栅极介质层510，并去除光刻胶530。所述掩膜空位的长度与需要加厚的栅极介质层部分的长度相等，可以为2-40nm，在本实施例中，掩膜空位长度为20nm。

接下来，如图7所示，对掩膜空位下方的栅极介质层510进行选择性外延生长，使其填充所述掩膜空位。

接下来，去除掩膜520，并在所述伪栅空位中的栅极介质层上方形成栅极叠层240。所述栅极叠层包括高K介质层、功函数调节层和栅极金属层，如图8所示。具体的，所述高K介质可以是HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON、Al₂O₃、La₂O₃、ZrO₂、LaAlO中的一种或其组合；所述功函数调节层可以采用TiN、TaN等材料制成，其厚度范围为3nm～15nm。所述栅极金属层可以为一层或者多层结构。其材料可以为TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其组合。

接下来，将对本发明中的实施例二进行简要描述。

实施例二采用前栅工艺(gate-first)，即直接形成栅极叠层，再进行源漏注入等后道工序，具体的工艺步骤如下所述：

首先，如图9所示，提供衬底100，并在所述衬底上形成鳍片200，如实施例一中所述，此处不再重复。

接下来，如图10所示，在所述衬底100和鳍片200上形成第一栅极介质层210。所述第一栅极介质层210的材料为氧化硅，具体的形成方法可以是化学汽相淀积或外延生长，形成的二氧化硅薄膜较薄，其厚度范围可以是2～10nm,如3nm，5nm等，其沿AA‘方向的前视图如图10右所示，垂直AA‘方向的侧视图如图10左所示。

接下来，对所述第一栅极介质层210进行刻蚀，去除第一栅极介质层210的一端的部分，去除的长度为栅极叠层240长度的2/3～9/10与源区长度的和(栅极叠层240和源漏区均在接下来的步骤中形成，此处仅引用其长度)。具体的，首先，如图11所示，在所述第一栅极介质层210上涂覆光刻胶并通过曝光、显影等工艺将其图形化，去除需要刻蚀的第一栅极介质层210上方的光刻胶；接下来，如图12所示，对所述第一栅极介质层210进行刻蚀，去除未被光刻胶覆盖的部分，具体的刻蚀方法可以是各向异性干法刻蚀。

接下来，如图13所述，在所述鳍片200和所述第一栅极介质层210上形成第二栅极介质层230，二者共同形成栅极介质层250。所述第二栅极介质层230的材料为二氧化硅，其形成方法可以是化学汽相淀积。

接下来，如图14所示，在所述栅极介质层250上依次淀积高K介质层、功函数调节层以及栅极金属层，并对其进行图形化，形成栅极叠层240，如图15所示。所述栅极叠层覆盖部分所述第一栅极介质层210，也就是说，栅极下方的栅极介质层包括覆盖整个鳍片200的较薄的第二栅极介质层230以及仅位于漏端一侧的较厚的第一栅极介质层210。第一栅极介质层210被覆盖的部分长度为2-40nm，在本实施例中，该长度为20nm。在其他实施例中，可根据器件需要调整相关工艺得到其他长度，在此不再赘述。

接下来，如图15所示，在所述栅极叠层240两侧依次形成侧墙、源漏区以及层间介质层。具体工艺步骤参考实施例一，此处不再重复。

根据本发明的提供的FinFET制造方法，通过对位于漏端一侧的部分栅极介质层进行加厚的方法，不仅有效地减小了因为由于栅压所引起的GIDL漏电，在高压FinFET中进一步抑制了栅极介质层穿通；同时，由于栅极介质层仅在漏端一侧局部加厚，并不会影响沟道上方其他区域的栅极介质层厚度，避免了因为栅介质层厚度增加而减弱栅控能力，有效地提高了器件的可靠性。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims

1.一种非对称FinFET结构的制造方法，包括：

a.提供衬底(100)，衬底(100)上具有鳍片(200)、位于鳍片两侧的浅沟槽隔离(400)、位于鳍片中部的伪栅空位、位于伪栅空位两侧的侧墙(300)，以及位于所述侧墙两侧浅沟槽隔离上方的层间介质层(450)；

b.在所述伪栅空位中的鳍片(200)上形成栅极介质层(510)；

c.在所述栅极介质层(510)和层间介质层(450)上形成掩膜(520)；

d.在所述掩膜(520)上涂覆光刻胶，并刻蚀掉位于伪栅空位中靠近源漏区中的漏区的部分光刻胶，形成开口；

e.从所述开口对掩膜(520)进行各项同性刻蚀，形成掩膜空位，露出掩膜下方的栅极介质层(510)；

f.对掩膜空位下方的栅极介质层(510)进行外延生长，使其填充所述掩膜空位，并去除掩膜(520)；

g.在所述伪栅空位中的栅极介质层上方形成栅极叠层(240)。

2.根据权利要求1所述的制造方法，其特征在于，在步骤b中，所述栅极介质层(510)的材料是氧化硅。

3.根据权利要求1所述的制造方法，其特征在于，在步骤c中，所述掩膜(520)的材料是氮化硅。

4.根据权利要求1所述的制造方法，其特征在于，在步骤c中，所述掩膜(520)的厚度是2-10nm。

5.根据权利要求1所述的制造方法，其特征在于，在步骤e中，所述掩膜空位的长度是2-40nm。