CN109841522A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有伪栅极层，所述伪栅极层包括相对的第一侧和第二侧，所述伪栅极层的第一侧基底内具有源区，所述伪栅极层的第二侧基底内具有漏区，所述基底、源区和漏区上具有介质层，且介质层覆盖伪栅极层的侧壁；去除所述伪栅极层，在所述介质层内形成伪栅开口，所述伪栅开口沿漏区至源区方向上具有第一区和第二区，所述第一区与漏区相邻；在第一区伪栅开口底部的基底内形成非晶区；在所述伪栅开口底部的基底和非晶区表面形成第一栅介质层，且所述第一栅介质层在非晶区的成膜速率大于在第二区的成膜速率。所述方法能够降低栅极感应漏极泄露电流。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

由于金属氧化物半导体场效应管(Metal Oxide Semiconductor Field EffectTransistor，MOSFET)的栅极与漏极之间有很大的重叠区域。以NMOSFET为例，当所述栅极施加电压之后，NMOSFET中的漏极电势比栅极电势更正向，则在所述重叠区域内由于栅极电压的作用产生空穴，所述空穴将穿过耗尽区向衬底中移动，并形成衬底电流，这个电流通常成为栅极感应漏极泄露(Gate-Induced Drain Leakage，GIDL)电流。反之，当栅极施加电压之后，PMOSFET中的栅极电势比漏极电势更正向，则在栅极与漏极的重叠区域内由于栅极电压的作用产生电子，电子将穿过耗尽区向衬底中移动形成栅极感应漏极泄露电流。

随着半导体器件尺寸的日益缩小，栅极感应漏极泄露电流引发的众多可靠性问题变得愈加严重。例如：功耗。同时，栅极感应漏极泄露电流对电可擦除只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)等存储器件的擦写操作也有重要影响。

然而，现有技术形成的半导体器件的栅极感应漏极泄露电流仍较严重。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以降低半导体器件的栅极感应漏极泄露电流。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有伪栅极层，所述伪栅极层包括相对的第一侧和第二侧，所述伪栅极层的第一侧基底内具有源区，所述伪栅极层的第二侧基底内具有漏区，所述基底、源区和漏区上具有介质层，所述介质层覆盖伪栅极层的侧壁；去除所述伪栅极层，在所述介质层内形成初始伪栅开口，所述伪栅开口沿漏区至源区方向上具有第一区和第二区，所述第一区与漏区相邻；在第一区伪栅开口底部的基底内形成非晶区；在所述伪栅开口底部的基底和非晶区表面形成第一栅介质层，且所述第一栅介质层在非晶区的成膜速率大于在第二区的成膜速率。可选的，所述伪栅开口的深宽比为：1:1～6:1。

可选的，所述非晶区的形成工艺包括：离子注入工艺。

可选的，所述离子注入工艺包括注入离子，所述注入离子包括：硅离子、氟离子、碳离子或者氮离子；当所述注入离子为硅离子时，所述离子注入工艺的参数包括：注入剂量为1.0E14原子数/平方厘米～5.0E15原子数/平方厘米，注入能量为1千电子伏～6千电子伏，注入角度为1度～30度。

可选的，所述第一栅介质层的材料包括：氧化硅；所述第一栅介质层的形成工艺包括：化学氧化工艺，所述化学氧化工艺的参数包括：反应物包括双氧水和臭氧。

可选的，所述第一区第一栅介质层厚度的范围为：35埃～45埃，所述第二区第一栅介质层厚度的范围为：30埃～42埃。

可选的，所述伪栅极层和基底之前还具有伪栅介质层；形成伪栅开口之后，所述形成方法还包括：去除伪栅开口底部的伪栅介质层。

可选的，形成所述伪栅开口之后，去除所述伪栅开口底部的伪栅介质层之前，形成所述非晶区；或者，去除所述伪栅开口底部的伪栅介质层之后，形成所述非晶区。

可选的，形成所述第一栅介质层之后，所述形成方法还包括：在所述伪栅开口内形成第二栅介质层和位于第二栅介质层上的栅极层。

本发明还提供一种半导体结构，包括：基底，所述基底上具有源区和漏区，所述基底、源区和漏区上具有介质层；位于所述源区和漏区之间介质层内的伪栅开口，所述伪栅开口沿漏区至源区方向上具有第一区和第二区，所述第一区与漏区相邻；位于所述第一区伪栅开口底部基底表面的非晶区；位于所述伪栅开口底部基底和非晶区表面的第一栅介质层，所述第一区第一栅介质层的厚度大于第二区第一栅介质层的厚度。

可选的，所述第一区第一栅介质层的厚度的范围为：35埃～45埃，所述第二区第一栅介质层的厚度的范围为：30埃～42埃。

可选的，所述半导体结构还包括：位于所述初始伪栅开口内第一栅介质层顶部的第二栅介质层和位于第二栅介质层上的栅极层；所述栅极结构包括：第一栅介质层、第二栅介质层和位于第二栅介质层上的栅极层。

可选的，所述伪栅开口的深宽比为：1:1～6:1。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，形成所述第一栅介质层之前，在第一区的伪栅开口底部基底内形成非晶区。则后续在同样的工艺条件下，所述第一栅介质层在非晶区的成膜速率大于在第二区的成膜速率，则位于所述非晶区的第一栅介质层的厚度大于第二区第一栅介质层的厚度。漏区与后续形成的第一栅介质层有重叠区域。半导体器件在正常工作条件下，尽管漏区所加工作电压较大，但是靠近漏区的第一区第一栅介质层的厚度较厚，使得后续位于第一栅介质层上的栅极层到漏区的距离较远，则栅极层与漏区之间的电场强度较弱，使得栅极层和漏区之间的隧穿效应较弱，因此，有利于降低栅极感应漏极泄露电流，从而提高半导体器件的性能。

进一步，所述伪栅极层和基底之间还具有伪栅介质层。形成所述伪栅开口之后，去除所述伪栅开口底部的伪栅介质层之前，形成所述非晶区，则在形成所述非晶区的过程中，伪栅开口底部的基底表面被伪栅介质层覆盖，所述伪栅介质层能够防止栅开口底部的基底表面受到损伤，有利于提高半导体器件的性能。

附图说明

图1是一种半导体器件的结构示意图；

图2至图9是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

正如背景技术所述，所述半导体器件的栅极感应漏极泄露电流较严重。

图1是一种半导体器件的结构示意图。

请参考图1，基底100，所述基底100上具有栅极层101，所述栅极层101包括相对的第一侧1和第二侧2；位于所述栅极层101第一侧1基底100内的源区102；位于所述栅极层101第二侧2基底100内的漏区103；位于基底100、源区102和漏区103的介质层104，所述介质层104覆盖栅极层101的侧壁。

上述半导体器件中，所述栅极层101和基底100之间还具有栅介质层105，所述栅介质层105与漏区103具有重叠区域。随着半导体器件集成度的提高，栅介质层105的厚度不断减小，使得栅极层101与漏区103之间的距离不断减小。而半导体器件在正常工作状态下，漏区103通常加高压，使得栅极层101和漏区103之间的电场强度较强，则栅极层101和漏区103之间的隧穿效应较严重，使得重叠区域的栅极感应漏极泄露电流较严重，不利于提高半导体器件的性能。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述介质层内形成伪栅开口，所述伪栅开口沿漏区至源区方向上具有第一区和第二区，所述第一区和漏区相邻；形成第一栅介质层之前，在第一区伪栅开口底部的基底内形成非晶区，使得后续在非晶区表面形成的第一栅介质层的厚度较厚，有利于降低后续形成的栅极层与漏区之间的电场强度，从而有利于降低栅极感应漏极泄露电流，提高半导体器件的性能。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图9是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图2，提供基底200。

所述基底200包括：衬底201和位于衬底201上的鳍部202。

所述基底200的形成步骤包括：提供初始基底，所述初始基底表面具有第一掩膜层(图中未示出)，所述第一掩膜层暴露出部分初始基底；以所述第一掩膜层为掩膜，刻蚀所述初始基底，形成衬底201和位于衬底201上的鳍部202。

在本实施例中，所述初始基底的材料为硅，相应的，衬底201和鳍部202的材料为硅。在其他实施例中，所述初始基底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗，相应的，衬底和鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。

所述第一掩膜层的材料包括：氮化硅。所述第一掩膜层作为形成衬底201和鳍部202的掩膜。

所述衬底201上还具有隔离层203，所述隔离层203的顶部表面低于鳍部202的顶部表面，且覆盖部分鳍部202的部分侧壁。

所述隔离层203的形成步骤包括：在所述衬底201表面、以及鳍部202的侧壁和顶部表面形成隔离材料层；去除部分隔离材料层，形成所述隔离层203。

所述隔离材料层的材料包括：氧化硅或者氮氧化硅，所述隔离材料层的形成工艺包括：化学气相沉积工艺。

去除部分隔离材料层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

在本实施例中，形成所述隔离材料层之前，还包括：在所述衬底201表面、以及鳍部202的侧壁和顶部表面形成氧化层(图中未标出)。在其他实施例中，直接在所述衬底表面、以及鳍部的侧壁和顶部表面形成隔离材料层。

所述氧化层的材料包括：氧化硅，所述隔离层用于后续形成隔离材料层的过程中，对衬底201的表面、以及鳍部202的侧壁和顶部表面造成损伤，有利于提高半导体器件的性能。

请参考图3，形成横跨鳍部202的伪栅极层204，所述伪栅极层204具有相对的第一侧11和第二侧12；在所述伪栅极层204第一侧11鳍部202内形成源区(图中未标出)；在所述伪栅极层204第二侧12鳍部202内形成漏区205。

所述伪栅极层204用于为后续形成的栅极层占据空间和位置。

所述伪栅极层204和鳍部202之间还具有伪栅介质层(图中未标出)。

所述伪栅介质层的材料包括：氧化硅，所述伪栅极层的材料包括硅。

所述伪栅极层204的第一侧11用于后续形成源区，所述伪栅极层204的第二侧12用于后续形成漏区205。

形成所述源区和漏区205之前，还包括：在所述基底200上、以及伪栅结构204的侧壁和顶部表面形成侧墙膜(图中未标出)。

所述侧墙膜的材料包括：氮化硅，所述侧墙膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

在本实施例中，所述源区和漏区205同时形成，所述源区和漏区205的形成步骤包括：在所述侧墙膜上形成第二掩膜层，所述第二掩膜层暴露出伪栅极层204两侧鳍部202上的部分侧墙膜；以所述第二掩膜层为掩膜，刻蚀所述侧墙膜和侧墙膜底部的鳍部202，形成开口；在所述开口内形成外延层；在所述外延层内掺入掺杂离子，在所述伪栅极层204第一侧11鳍部202内形成源区，在所述伪栅极层204第二侧12鳍部202内形成漏区205。

以所述第二掩膜层为掩膜，刻蚀所述侧墙膜和侧墙膜底部的鳍部202的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述外延层的材料和掺杂离子的导电类型与晶体管的类型密切相关。在本实施例中，晶体管为PMOS晶体管，因此，所述外延层的材料包括：硅或者硅锗，所述掺杂离子为P型离子，如：硼离子。在其他实施例中，晶体管的类型为NMOS晶体管，因此，所述外延层的材料包括硅或者碳化硅，所述掺杂离子为N型离子，如：磷离子或者砷离子。

请参考图4，在所述基底200、源区和漏区205上形成介质层206，所述介质层206覆盖伪栅极层204的侧壁。

所述介质层206的形成步骤包括：在所述基底200、源区和漏区205上、以及伪栅极层204的侧壁和顶部表面形成介质膜；平坦化所述介质膜，直至暴露出伪栅极层204的顶部表面，形成介质层206。

所述介质膜的材料包括：氧化硅或者氮氧化硅，所述介质膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

平坦化所述介质膜的工艺包括：化学机械研磨工艺。

请参考图5，去除所述伪栅极层204，在所述介质层206内形成伪栅开口207，所述伪栅开口207沿漏区205至源区的方向上具有第一区A和第二区B。

去除所述伪栅极层的材料包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述伪栅开口207的深宽比为：1:1～6:1。

所述伪栅开口207的深宽比决定后续离子注入工艺的注入角度。

所述伪栅开口207用于后续容纳第一栅介质层、位于第一栅介质层顶部表面的第二栅介质层、以及位于第二栅介质层表面的栅极层。

所述第一区A伪栅开口207底部的鳍部202用于形成非晶区。所述第二区B伪栅开口207底部的鳍部202不用于形成非晶区。

请参考图6，在所述第一区A伪栅开口207底部的鳍部202内形成非晶区270。

在本实施例中，仅在第一区A伪栅开口207底部的鳍部202内形成非晶区270。在其他实施例中，还包括：在第二区底部的鳍部内形成非晶区。

所述非晶区270的形成工艺包括：离子注入工艺，所述离子注入工艺包括注入离子，所述注入离子包括：硅离子、氟离子、碳离子或者氮离子。

在本实施例中，所述注入离子为硅离子，所述离子注入工艺的参数包括：注入剂量为1.0E14原子数/平方厘米～5.0E15原子数/平方厘米，注入能量为：1千电子伏～6千电子伏，注入角度α为1度～30度。

选择所述注入剂量的意义在于：若所述注入剂量小于1.0E14原子数/平方厘米，使得后续在非晶区270表面的成膜速率仍较小，则后续位于非晶区表面的第一栅介质层的厚度仍较小，使得后续在第一栅介质层上形成的栅极层与漏区205之间的距离仍较近，栅极层和漏区205之间的电场强度仍较强，栅极层和漏区205之间的隧穿效应仍较严重，半导体栅极感应漏极泄露电流仍较严重，不利于提高半导体器件的性能；若所述注入剂量大于5.0E15原子数/平方厘米，使得后续在非晶区270表面形成的第一栅介质层的厚度过厚，使得后续在伪栅开口207内形成第二栅介质层和栅极层的难度较大。

所述注入角度α是注入方向与鳍部顶部表面的法线13的夹角，并且，α的正切函数tanα＝b/c，其中，b为第二区B沿沟道长度方向上的尺寸，c为所述伪栅开口207的深度，而所述伪栅开口207的深宽比具体指的是c/(a+b)，其中，c为伪栅开口207的深度，a为第一区A沿沟道长度方向上的尺寸，b为第二区B沿沟道长度方向上的尺寸，所述沟道长度的方向为漏区205和源区连线的方向。由此可见，所述注入角度α与伪栅开口207的深宽比密切相关。

选择注入角度α的意义在于：若所述注入角度α小于1度，使得b的尺寸过小，即：第一区A和部分第二区B底部的鳍部202顶部均被离子注入，使得第一区A和第二区B鳍部202顶部均呈非晶态，使得漏区205和源区之间的电阻较大，不利于提高半导体结构的性能；若所述注入角度大于30度，使得b值过大，而a和b的和一定，因此，a的尺寸过小，甚至注入离子难以注入到第一区A鳍部202顶部，而注入在漏区205侧壁的侧墙上，使得后续在第一区形成的第一栅介质层的厚度仍较薄，半导体栅极感应漏极泄露电流也较严重，不利于提高半导体器件的性能。

在本实施例中，形成伪栅开口207之后，去除伪栅开口207底部的伪栅介质层之前，形成所述非晶区270。在其他实施例中，去除所述伪栅开口底部的伪栅介质层之后，形成所述非晶区。

在本实施例中，形成所述伪栅开口207之后，去除伪栅开口207底部的伪栅介质层之前，形成所述非晶区270，使得在形成非晶区270的过程中，伪栅开口207底部的鳍部202表面被伪栅介质层覆盖，所述伪栅介质层能够对伪栅开口207底部的鳍部202表面进行保护，防止后续非晶化处理对鳍部202顶部表面造成损失，有利于提高半导体器件的性能。

请参考图7，形成所述非晶区270之后，去除伪栅开口207底部的伪栅介质层。

去除伪栅开口207底部伪栅介质层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

请参考图8，去除所述伪栅介质层之后，在所述伪栅开口207底部的鳍部202表面形成第一栅介质层209。

所述第一栅介质层209的材料包括：氧化硅，所述第一栅介质层209的形成工艺包括：化学氧化工艺，所述化学氧化工艺的参数包括：反应物包括双氧水和臭氧。

第一区A伪栅开口207底部具有非晶区270，而第二区B伪栅开口207底部无非晶区，在同样的生长环境下，所述第一栅介质层209在第一区A的成膜速率大于在第二区B的成膜速率，则位于第一区A第一栅介质层209的厚度大于第二区B的第一栅介质层209的厚度。

具体的，所述第一区A第一栅介质层209的厚度范围为：35埃～45埃，第二区B第二栅介质层209的厚度为30埃～42埃。

选择所述第一区A第一栅介质层209的厚度的意义在于：若所述第一区A第一栅介质层209的厚度小于35埃，使得漏区205与后续形成的栅极层之间的距离仍较近，则栅极层和漏区205重叠区域的电场强度仍较强，栅极感应漏极泄露电流较严重，不利于提高半导体器件的性能；若所述第一区A第一栅介质层209的厚度大于45埃，使得不利于后续在第一栅介质层209顶部形成第二栅介质层和位于第二栅介质层顶部的栅极层。

请参考图9，在所述伪栅开口208(见图8)第一栅介质层209表面形成第二栅介质层210和位于第二栅介质层210的栅极层211。

所述第二栅介质层210和栅极层211的形成步骤包括：在所述伪栅开口208内和介质层206上形成第二栅介质膜；在所述第二栅介质膜上形成栅极膜；平坦化所述栅极膜和第二栅介质膜，直至暴露出介质层206的顶部表面，形成第二栅介质层210和位于第二栅介质层210上的栅极层211。

所述第二栅介质膜为高K介质材料，所述K值范围：K大于3.9。在本实施例中，所述第二栅介质膜的材料为氧化铪，相应的，第二栅介质层210的材料为氧化铪。

在其他实施例中，所述第二栅介质膜的材料包括：氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝，相应的，第二栅介质层的材料包括：氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。

所述栅极膜的材料为金属，如：钨、铝、铜、钛、银、金、铅或者镍。相应的，所述栅极层211的材料包括：钨、铝、铜、钛、银、金、铅或者镍。

所述第一区A第一介质层209的厚度较厚，使得栅极层211到漏区205之间的距离较远，则栅极层211与漏区205重叠区域的电场强度较弱，有利于降低栅极层211与漏区205之间的隧穿效应，进而有利于降低半导体器件的栅极感应漏极泄露电流。

相应的，请参考图9，本发明实施例还提供一种用上述方法所形成的半导体结构，包括：

基底200，所述基底200上具有源区和漏区205，所述基底200、源区和漏区205上具有介质层206；

位于所述源区和漏区205之间介质层206内的伪栅开口207(见图6)，所述伪栅开口207沿漏区205至源区的方向上具有第一区A和第二区B，所述第一区A与漏区205相邻；

位于第一区A伪栅开口207底部基底内的非晶区270；

位于所述伪栅开口207底部的第一栅介质层209，位于所述第一区的第一栅介质层209的厚度大于第二区B第一栅介质层209的厚度。

所述第一区A第一栅介质层209的厚度范围为：35埃～45埃，所述第二区B第一栅介质层209的厚度范围为：30埃～42埃。

所述半导体结构还包括：位于所述伪栅开口207内第一栅介质层209顶部的第二栅介质层210和位于第二栅介质层210上的栅极层211。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底，所述基底上具有伪栅极层，所述伪栅极层包括相对的第一侧和第二侧，所述伪栅极层的第一侧基底内具有源区，所述伪栅极层的第二侧基底内具有漏区，所述基底、源区和漏区上具有介质层，且所述介质层覆盖所述伪栅极层的侧壁；

去除所述伪栅极层，在所述介质层内形成伪栅开口，所述伪栅开口沿漏区至源区方向上具有第一区和第二区，所述第一区与漏区相邻；

在所述第一区伪栅开口底部的基底内形成非晶区；

在所述伪栅开口底部的基底和非晶区表面形成第一栅介质层，且所述第一栅介质层在非晶区的成膜速率大于在第二区的成膜速率。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅开口的深宽比为：1:1～6:1。

3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述非晶区的形成工艺包括：离子注入工艺。

4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述离子注入工艺包括注入离子，所述注入离子包括：硅离子、氟离子、碳离子或者氮离子；当所述注入离子为硅离子时，所述离子注入工艺的参数包括：注入剂量为1.0E14原子数/平方厘米～5.0E15原子数/平方厘米，注入能量为1千电子伏～6千电子伏，注入角度为1度～30度。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅介质层的材料包括：氧化硅；所述第一栅介质层的形成工艺包括：化学氧化工艺，所述化学氧化工艺的参数包括：反应物包括双氧水和臭氧。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区第一栅介质层厚度的范围为：35埃～45埃，所述第二区第一栅介质层厚度的范围为：30埃～42埃。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅极层和基底之间还具有伪栅介质层；形成伪栅开口之后，所述形成方法还包括：去除伪栅开口底部的伪栅介质层。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述伪栅开口之后，去除所述伪栅开口底部的伪栅介质层之前，形成所述非晶区；或者，去除所述伪栅开口底部的伪栅介质层之后，形成所述非晶区。

9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一栅介质层之后，所述形成方法还包括：在所述伪栅开口内第一栅介质层的顶部表面形成第二栅介质层和位于第二栅介质层上的栅极层。

10.一种半导体结构，其特征在于，包括：

基底，所述基底上具有源区和漏区，所述基底、源区和漏区上具有介质层；

位于所述源区和漏区之间介质层内的伪栅开口，所述伪栅开口沿漏区至源区方向上具有第一区和第二区，所述第一区与漏区相邻；

位于所述第一区伪栅开口底部基底内的非晶区；

位于所述伪栅开口底部基底和非晶区表面的第一栅介质层，所述第一区第一栅介质层的厚度大于第二区第一栅介质层的厚度。

11.如权利要求10所述的半导体结构，其特征在于，所述第一区栅介质层厚度的范围为：35埃～45埃，所述第二区第一栅介质层厚度的范围为：30埃～42埃。

12.如权利要求10所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述初始伪栅开口内第一栅介质层顶部的第二栅介质层和位于第二栅介质层上的栅极层；所述栅极结构包括：第一栅介质层、第二栅介质层和位于第二栅介质层上的栅极层。

13.如权利要求10所述的半导体结构，其特征在于，所述伪栅开口的深宽比为：1:1～6:1。