CN102013399A

CN102013399A - 场效应晶体管制造方法

Info

Publication number: CN102013399A
Application number: CN2009101956172A
Authority: CN
Inventors: 董耀旗; 孔蔚然
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2009-09-07
Filing date: 2009-09-07
Publication date: 2011-04-13
Anticipated expiration: 2029-09-07
Also published as: CN102013399B

Abstract

一种具有非对称栅介质层的场效应晶体管的制造方法，包括：提供半导体衬底；在半导体衬底上形成覆盖部分表面的掩膜层；对半导体衬底进行氮注入；去除所述掩膜层，在半导体衬底上通过高温热氧化法形成非对称的栅介质层；在非对称栅介质层表面形成栅电极；刻蚀部分栅电极以及栅介质层，形成栅极；在栅极两侧的半导体衬底内形成源极以及漏极。本发明通过氮注入使得半导体衬底表面不同区域在高温热氧化时，氧化硅生长速度不同，从而形成非对称的栅介质层。与现有技术相比，形成非对称栅介质层的过程仅需一次热氧化生长，并且减少使用掩膜、光刻的步骤，大幅简化工艺流程。

Description

场效应晶体管制造方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种具有非对称栅介质层的场效应晶体管的制造方法。

背景技术

金属氧化物半导体场效应晶体管(MOSFET)作为现代集成电路制造的基础元件，应用环境日益复杂，需要在各种电压条件下进行工作，比如在存储器外围电路中，场效应晶体管的漏极经常需要承受较高的电压，漏极一般先采用低剂量、高能量的离子掺杂以形成低掺杂扩散区(LDD)，该扩散区与栅极的底部存在较大范围的交叠，由于表面注入浓度较低，因而非常容易引起栅致漏端漏电流(Gate Induced Drain Leakage，简称GIDL)。所述GIDL漏电流存在于漏端与衬底之间，将导致器件功耗上升，进一步影响器件的工作寿命。

GIDL漏电流的大小与栅介质层的厚度成反比关系，即漏极附近的栅介质层厚度越大，GIDL漏电流越小，但是如果将整个MOSFET的栅介质层加厚，栅电极对沟道的控制能力变差，提高器件的阈值电压，影响器件的性能。因此现有一种非对称栅介质层的场效应晶体管，结构如图1所示，场效应晶体管包括硅衬底100、栅介质层101、栅电极102以及位于栅介质层101两侧的漏极201、源极202；其中栅介质层101为非对称结构，靠近漏极201的一侧较厚。上述场效应晶体管中，栅介质层101仅靠近漏极201一侧的部分较厚，因此整体上并不会改变器件的电性能，但有效降低了GIDL漏电流的大小。

参见专利号为200610116558.1的中国专利，提供了一种非对称栅介质层结构的制造方法，具体包括：在硅基底的表面依次形成栅介质层以及栅介质层表面的硬掩膜层；然后刻蚀部分硬掩膜层，露出栅介质层需要加厚的部分的表面；所述栅介质层为氧化硅，硬掩膜层为氮化硅；在露出的栅介质层表面继续热氧化工艺进一步加厚，而其他区域由于有氮化硅硬掩膜层的阻挡，不会再形成新的氧化硅；去除硬掩膜层，露出非均匀栅介质层；进行标准化生长氧化硅工艺，直至栅介质层厚度满足需要。

现有的非对称栅介质层场效应晶体管制造方法中，需要采取多次形成掩膜、进行刻蚀的步骤，且栅介质层先后进行两次热氧化生长，制程较为复杂，且去除栅介质层表面的氮化硅硬掩膜时，由于栅极质层的厚度差而存在台阶状部分，硬掩膜容易存在残留，进一步影响器件性能。

发明内容

本发明解决的问题是提供一种场效应晶体管制造方法，所述场效应晶体管具有非对称栅介质层结构，能够有效降低GIDL漏电流，且制造工艺简单，易于实现。

本发明提供的一种场效应晶体管制造方法，其特征在于，包括：

提供半导体衬底；

在半导体衬底上形成覆盖部分表面的掩膜层；

对半导体衬底进行氮注入；

去除所述掩膜层，在半导体衬底上通过高温热氧化法形成非对称的栅介质层；

在非对称栅介质层表面形成栅电极；

刻蚀部分栅电极以及栅介质层，形成栅极；

在栅极两侧半导体衬底内形成源极以及漏极。

作为可选方案，在所述栅极中，栅介质层包括较厚的第一部分以及较薄的第二部分，所述漏极靠近栅介质层的第一部分，而源极靠近栅介质层的第二部分。

作为可选方案，所述栅介质层材质为氧化硅，第一部分的厚度为20～600埃，第二部分的厚度为15～200埃。

作为可选方案，在所述栅极中，栅介质层的宽度为90nm～10um，其中第一部分的宽度为10nm～5um。

作为可选方案，所述氮注入具体为：将氮气离子化，对半导体衬底进行离子注入。

本发明通过对半导体衬底部分区域进行氮注入，使得在半导体衬底表面的高温热氧化工艺时，不同区域存在氧化硅生长速度的差异，从而形成非对称的栅介质层。与现有技术相比，形成非对称栅介质层的过程仅需一次热氧化生长，并且减少使用掩膜、光刻的步骤，大幅简化工艺流程。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。

图1是现有的具有非对称栅介质层的场效应晶体管结构示意图；

图2是本发明所述场效应晶体管的制造方法流程图；

图3至图11是本发明所述场效应晶体管的制造工艺示意图。

具体实施方式

在非对称栅介质层的形成过程中，现有技术仅采用硬掩膜在不同区域形成厚度不同的栅介质层的方法较为复杂，尤其为了满足栅介质层的厚度需求，需要至少两次的热氧化生长工艺，本发明通过对半导体衬底部分区域进行氮注入，使得在半导体衬底表面的高温热氧化工艺时，不同区域存在氧化硅生长速度的差异，并根据所述生长速度调节高温热氧化的时间，从而只需要通过一次热氧化生长工艺，即可形成所需的非对称栅介质层。

如图2所示，为本发明所述场效应晶体管的制造方法流程图。具体步骤包括：

S1、提供半导体衬底，在半导体衬底上形成掩膜层，并刻蚀掩膜层，露出部分半导体衬底的表面。

所述掩膜层可以是氮化硅材质的硬掩膜，也可是光刻胶等较软的掩膜。

S2、对半导体衬底进行氮注入。

所述氮注入可以使用氮气为氮源并离子化，经过离子注入工艺，将氮元素注入半导体衬底中。其中仅有露出的半导体衬底的表面会受到氮注入，而被掩膜层遮挡的部分并不会受到氮注入。具体的氮注入工艺参数根据需要选择，注入深度越深，注入浓度越大，将使得后续高温热氧化工艺中，形成氧化硅的速度越慢。

S3、去除所述掩膜层，在半导体衬底上通过高温热氧化法形成非对称的栅介质层；

其中，半导体衬底上被注入了氮元素的部分区域较其余区域的生长速率更慢，而速度差可以通过改变S2步骤中的氮注入工艺参数进行调整。根据具体的速度差值选择相应的高温热氧化时间，形成所需厚度的非对称栅介质层。

S4、在非对称栅介质层表面形成栅电极；

S5、刻蚀部分栅电极以及栅介质层，形成栅极；

其中栅介质层包括较厚的第一部分以及较薄的第二部分。通过调整刻蚀时掩膜的位置，能够决定栅极中栅介质层整体宽度以及栅介质层的第一部分的宽度，所述第一部分的宽度越宽，形成场效应晶体管后能更有效的抑制GIDL漏电流，但是也将影响器件的整体电性能，所以应当根据具体需要进行选择。

S6、在栅极两侧的半导体衬底内形成源极以及漏极。

在栅极两侧的半导体衬底内进行等离子掺杂形成有源区，其中靠近栅介质层第一部分的一侧作为漏极，而靠近栅介质层第二部分的一侧作为源极。

下面结合具体实施例，对本发明所述场效应晶体管制造方法做进一步描述。如图3至图11所示，为本发明所述的场效应晶体管制造工艺示意图。

如图3所示，提供半导体衬底100，所述半导体衬底100可以为硅衬底，导电类型可以为P型，也可以为N型。本实施例中，所述半导体衬底100为P型硅衬底。

如图4所示，在所述半导体衬底100上形成掩膜层300，并刻蚀掩膜层300，露出部分半导体衬底100表面。

所述掩膜层300材质可以为氮化硅也可以为光刻胶，本实施例中，所述掩膜层300的材质为氮化硅，采用化学气相沉积CVD形成，厚度约为1000～2000埃；所述刻蚀掩膜层300后露出的半导体衬底100区域用于后续工艺中进行氮注入。

如图5所示，对半导体衬底100进行氮注入。

其中仅有露出的部分半导体衬底100表面会受到氮注入，而被掩膜层300遮挡的部分并不会受到氮注入。进行氮注入时，注入深度越深，注入浓度越大，将使得后续高温热氧化工艺中，形成氧化硅的速度越慢。而注入深度又取决于离子注入的能量，因此离子能量、注入浓度可以根据具体需要进行选择。

本实施例中，所述氮注入具体为：将氮气离子化，对半导体衬底进行离子注入。所述离子注入的工艺参数为：离子能量2～6Kev，注入浓度1E15～5E15每平方厘米。

如图6所示，去除掩膜层300，在半导体衬底100上通过高温热氧化法形成非对称的栅介质层101。

其中，由于部分半导体衬底100上被注入了氮元素，因此不同区域上热氧化生长形成氧化硅的速率也不相同。速度差由上述氮注入步骤中的工艺参数所决定，而绝对速度由高温热氧化时的工艺参数决定，根据具体的速度差值选择相应的高温热氧化时间，形成所需厚度的非对称栅介质层101。

本实施例中，所述高温热氧化的工艺参数为，加热至600～1500摄氏度，保温15～30分钟，经过氮注入处理的半导体衬底区域进行热氧化生长氧化硅的速度约为未受到氮注入处理的区域1/3，形成的栅介质层101中，较厚部分的厚度约为20～600埃，较薄部分的厚度为15～200埃。

如图7所示，在非对称的栅介质层101表面形成栅电极102。

本实施例中，所述栅电极102的材质为多晶硅，可以通过化学气相沉积CVD形成，厚度约为150～3000埃。

如图8所示，刻蚀部分栅介质层101以及栅电极102，形成栅极10.

栅介质层101包括较厚的第一部分以及较薄的第二部分，通过调整刻蚀时掩膜的位置，能够调节栅极10中栅介质层101的整体宽度以及栅介质层101的第一部分的宽度。

本实施例中，所述栅极10的栅介质层101宽度为90nm～10um，其中第一部分的宽度为10nm～5um。

如图9所示，在栅极10两侧的半导体衬底100内形成轻掺杂注入区(LDD)200。

其中，所述轻掺杂注入区200的掺杂类型与半导体衬底100相反，本实施例中，所述轻掺杂注入区200的掺杂类型为N型，形成的具体工艺包括：在栅极10两侧先进行硼、氮等离子注入形成轻掺杂区，然后进行退火使得离子扩散，形成与栅介质层101底部有交叠的轻掺杂注入区200。

需要说明的是，形成轻掺杂注入区200所使用的离子注入，其注入深度远大于前述步骤中的氮注入，氮注入可视为仅存于半导体衬底100的表面部分，因此可以忽略所述氮注入对轻掺杂注入区200的影响。

如图10所示，在栅极10两侧形成侧壁103。

所述侧壁103材质可以为氮化硅，通过在栅极10以及半导体衬底100表面沉积覆盖氮化硅层，然后进行刻蚀形成。

如图11所示，在栅极10两侧的半导体衬底100内形成源极202以及漏极201。

以N型掺杂的轻掺杂注入区200为基础，对栅极10两侧的P型半导体衬底100进行高浓度的硼、氮等离子注入，进一步深掺杂，形成N型有源区，其中靠近栅介质层101第一部分的一侧作为漏极201，而靠近栅介质层101第二部分的一侧作为源极202。

上述实施例，以形成具有非对称栅介质层的NMOS晶体管为例，如需要形成PMOS晶体管，可以采用类似的工艺流程，仅需改变掺杂类型即可。另外，所提及的尺寸以及参数范围为90nm工艺中根据实际的器件尺寸而选择的优选范围；进一步的，在65nm或者45nm工艺中，随着MOSFET的按比例缩小，上述实施例中所述尺寸以及参数选择，还可以随之调整，本领域技术人员能够根据本发明所公开的方法，选择相应的参数进行生产制造，应当视为未脱离本发明的保护范围，特此说明。

本发明虽然以较佳实施例公开如上，但其并不是用来限定权利要求，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims

1.一种场效应晶体管制造方法，其特征在于，包括：

提供半导体衬底；

在半导体衬底上形成覆盖部分表面的掩膜层；

对半导体衬底进行氮注入；

在非对称栅介质层表面形成栅电极；

刻蚀部分栅电极以及栅介质层，形成栅极；

在栅极两侧的半导体衬底内形成源极以及漏极。

2.如权利要求1所述的场效应晶体管制造方法，其特征在于，在所述栅极中，栅介质层包括较厚的第一部分以及较薄的第二部分。

3.如权利要求2所述的场效应晶体管制造方法，其特征在于，所述漏极靠近栅介质层的第一部分，而源极靠近较薄的第二部分。

4.如权利要求2所述的场效应晶体管制造方法，其特征在于，所述栅介质层材质为氧化硅。

5.如权利要求3所述的场效应晶体管制造方法，其特征在于，所述第一部分的厚度为20～600埃，第二部分的厚度为15～200埃。

6.如权利要求5所述的场效应晶体管制造方法，其特征在于，在所述栅极中，栅介质层的宽度为90nm～10um，其中第一部分的宽度为10nm～5um。

7.如权利要求1所述的场效应晶体管制造方法，其特征在于，所述氮注入具体为：将氮气离子化，对半导体衬底进行离子注入。