KR100329769B1 - 티타늄폴리사이드게이트전극형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 61
- 239000010936 titanium Substances 0.000 title claims abstract description 34
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 title claims abstract description 16
- 229910052719 titanium Inorganic materials 0.000 title claims abstract description 16
- 229910021341 titanium silicide Inorganic materials 0.000 claims abstract description 26
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 19
- 230000003647 oxidation Effects 0.000 claims abstract description 18
- 238000010405 reoxidation reaction Methods 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 150000002500 ions Chemical class 0.000 claims abstract description 6
- 229910008484 TiSi Inorganic materials 0.000 claims description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 238000005468 ion implantation Methods 0.000 claims description 18
- 238000005477 sputtering target Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 238000005240 physical vapour deposition Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims 1
- 239000002245 particle Substances 0.000 abstract description 16
- 230000002159 abnormal effect Effects 0.000 abstract description 9
- 230000008021 deposition Effects 0.000 abstract description 8
- 238000005516 engineering process Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- Microelectronics & Electronic Packaging (AREA)
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- Chemical & Material Sciences (AREA)
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- Electrodes Of Semiconductors (AREA)
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 모스 트랜지스터(MOSFET)의 게이트 전극 형성 공정에 관한 것이며, 더 자세히는 티타늄 폴리사이드(titanium polycide) 게이트 전극 형성방법에 관한 것이다. 본 발명은 파티클 문제와 게이트 이상산화 현상을 동시에 개선할 수 있는 티타늄 폴리사이드 게이트 전극 형성방법을 제공하는데 그 목적이 있다. 본 발명은 일련의 티타늄 폴리사이드 게이트 전극 형성 공정 진행 중 티타늄 실리사이드막 증착 후 게이트 재산화 공정을 진행하기 전에 티타늄 실리사이드막의 측벽에 Si 이온을 주입하는 공정 단계를 추가함으로써 티타늄 실리사이드막이 Si 잉여 상태를 유지하는 상태에서 게이트 재산화 공정을 진행하여 티타늄 실리사이드막의 이상산화 현상을 억제한다. 또한, 본 발명은 티타늄 실리사이드막의 Si/Ti 몰비를 낮추어 증착하므로 파티클 발생을 최소화하고, 경사 이온주입을 실시함으로써 티타늄 실리사이드막의 저항 증가를 최소화한다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 모스 트랜지스터(MOSFET)의 게이트 전극 형성 공정에 관한 것이며, 더 자세히는 티타늄 폴리사이드(titanium polycide) 게이트 전극 형성방법에 관한 것이다.
일반적으로, 모스 트랜지스터의 게이트 전극은 도핑된 폴리실리콘막(doped polysilicon layer)을 사용하여 형성하여 왔다. 그러나, 반도체 소자의 고집적화에 따라 게이트 전극을 비롯한 각종 패턴이 미세화 되고 있으며, 최근에는 0.15㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 게이트 전극 재료로 사용되어 온 도핑된 폴리실리콘은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길기 때문에 빠른 동작을 요구하는 소자에 적용하기가 어려운 문제점이 있었다. 이러한 문제점은 반도체 소자의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이에 1기가 DRAM급 이상의 반도체 소자에서는 티타늄 실리사이드막(TiSi2)을 이용한 티타늄 폴리사이드(polycide, polysilicon + silicide) 구조의 게이트 전극의 적용이 주종을 이루고 있다.
티타늄 실리사이드막을 형성하는 방법은 크게 두 가지로 분류될 수 있다. 그 첫째는, 폴리실리콘막 상에 Ti를 증착하고 폴리실리콘과 Ti를 열적으로 반응시켜TiSi2막을 형성하는 방법이며, 그 둘째는, TiSix(x=1.8∼2.5) 스퍼터링 타겟(sputtering target)을 이용하여 PVD(physical vapor deposition)법으로 폴리실리콘 상에 비정질상의 TiSix를 증착한 후 이를 열처리하여 결정질의 TiSi2막을 형성하는 방법이다.
첨부된 도면 도 1a 내지 도 1e는 종래기술에 따른 티타늄 폴리사이드 구조의 게이트 전극 형성 공정을 도시한 것으로, 앞서 티타늄 실리사이드막을 형성하기 위한 공정으로 제시된 방법 중 후자에 해당하는 공정을 적용하고 있다.
종래의 공정은 우선, 도 1a에 도시된 바와 같이 반도체 기판(10) 상에 게이트 산화막(gate oxide)(11)을 성장시킨 후, 그 상부에 도핑된 폴리실리콘막(12)을 증착한다.
다음으로, 도 1b에 도시된 바와 같이 TiSix타겟(target)을 이용하여 PVD법으로 폴리실리콘막(12) 상에 비정질의 TiSix막(13)을 증착한다.
이어서, 도 1c에 도시된 바와 같이 소정 온도에서 수 초 동안 급속열처리(RTP, Rapid Thermal Process)를 진행하여 TiSix막(13)을 결정질(crystalline)의 TiSi2막(13a)으로 상변화(phase transformation) 시킨다. 이어, 통상적인 SAC(self-aligned contact) 공정 등의 후속 공정을 위해 마스크 질화막(14)(또는 산화막)을 증착한다.
계속하여, 도 1d에 도시된 바와 같이 마스크 질화막(14), TiSi2막(13a) 및폴리실리콘막(12) 및 게이트 산화막(11)을 차례로 선택 식각하여 게이트 전극을 패터닝한다.
다음으로, 도 1e에 도시된 바와 같이 게이트 전극 패터닝 공정시의 식각 손상(damage)의 제거, 미세하게 잔류하는 폴리실리콘 찌꺼기의 제거, 게이트 산화막 버즈빅(gate oxide bird`s beak) 형성을 통한 게이트 산화막(11)의 신뢰성 향상 등을 위해 통상적으로 실시되는 게이트 재산화(gate re-oxidation) 공정을 실시한다.
이때, 게이트 전극 측벽에 산화막(15)이 성장하게 되는데, 도시된 바와 같이 TiSi2막(13a) 측벽 부분에서 과도한 산화(이상산화 현상)가 일어나는 문제점이 있었다. 이러한 TiSi2막(13a)의 이상산화 현상은 게이트 전극의 저항 특성을 열화시키는 요인이 되는데, TiSix막(13) 증착을 위한 TiSix스퍼터링 타겟에서 Ti에 대한 Si의 몰비(Si/Ti) x 값에 따라 이상산화의 정도에 큰 차이를 보인다. 즉, Si/Ti 몰비 x 값이 2.1 정도로 낮으면 이상산화 현상이 심하게 일어나고, 조성비 x 값을 2.4 정도로 증가시키면 이상산화 현상이 거의 일어나지 않게 된다. 즉, TiSix스퍼터링 타겟에서 화학양론적으로 Si 과잉(excess) 상태이면 TiSi2막(13a)의 산화 속도가 폴리실리콘막(12)의 산화속도와 유사해진다.
이와 같이 TiSix스퍼터링 타겟의 Si/Ti 몰비 x 값이 높으면 게이트 재산화 공정에는 유리하지만, x 값이 높으면 높을수록 파티클(particle) 발생이 크게 증가하므로 현실적으로 2.4 이상의 Si 조성비를 가지는 타겟을 사용하는 데는 제약이따른다.
첨부된 도면 도 2는 TiSix막 증착시 스퍼터링 타겟(TiSix)의 Si/Ti 몰비(x)에 따른 파티클 발생 빈도를 나타낸 그래프이다.
TiSix스퍼터링 타겟은 일반적으로 Si/Ti의 몰비(x)가 1.8∼2.5의 조성을 갖는다. 도면에서 "A" 직선은 잉여 Si(excess silicon)에 의해 스퍼터링 타겟의 Si/Ti의 몰비(x)가 증가할수록 파티클 수가 증가함을 나타내며, 한편 스퍼터링 타겟의 Si/Ti의 몰비(x)가 너무 적으면 Si 부족 상태가 되어 타겟에 기공(pore)이 생성되며 그 기공에 의해 파티클이 발생한다(직선 "B"). 따라서, 이 두 가지 영향을 모두 고려하여 실제 발생되는 총 파티클 수는 곡선 "C"와 같은 분포를 보이게 된다. 따라서, Si/Ti의 몰비(x)가 약 2.05∼2.10인 스퍼터링 타겟을 사용해야 가장 적은 수의 파티클이 발생함을 알 수 있다.
따라서, 종래기술로는 폴리사이드 게이트 전극 형성시 파티클 발생 문제와 이상산화 현상을 동시에 해결하는 것이 거의 불가능하다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 티타늄 실리사이드막 증착시 파티클 발생을 억제하고 게이트 이상산화 현상을 개선할 수 있는 티타늄 폴리사이드 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래기술에 따른 티타늄 폴리사이드 구조의 게이트 전극 형성 공정도.
도 2는 TiSix막 증착시 스퍼터링 타겟(TiSix)의 Si/Ti 몰비(x)에 따른 파티클 발생 빈도를 나타낸 그래프.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 티타늄 폴리사이드 게이트 전극 형성 공정도.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 티타늄 폴리사이드 게이트 전극 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
40 : 실리콘 기판41 : 게이트 산화막
42 : 폴리실리콘막43 : 결정질의 TiSi2막
44 : 마스크 산화막45 : 산화막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 티타늄 실리사이드막을 형성하는 단계; 상기 티타늄 실리사이드막 및 상기 폴리실리콘막을 차례로 선택 식각하여 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴 측벽에 실리콘 경사 이온주입을 실시하는 단계; 및 게이트 재산화 공정을 실시하는 단계를 포함하는 티타늄 폴리사이드 게이트 전극 형성방법이 제공된다.
본 발명은 일련의 티타늄 폴리사이드 게이트 전극 형성 공정 진행 중 티타늄 실리사이드막 증착 후 게이트 재산화 공정을 진행하기 전에 티타늄 실리사이드막의 측벽 또는 전체에 Si 이온을 주입하는 공정 단계를 추가함으로써 티타늄 실리사이드막이 Si 잉여 상태를 유지하는 상태에서 게이트 재산화 공정을 진행하여 티타늄 실리사이드막의 이상산화 현상을 억제한다. 또한, 본 발명은 티타늄 실리사이드막의 Si/Ti 몰비를 낮추어 증착하므로 파티클 발생을 최소화하고, 경사 이온주입을 실시함으로써 티타늄 실리사이드막의 저항 증가를 최소화한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 티타늄 폴리사이드 게이트 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 공정은 다음과 같이 수행된다.
우선, 도 3a에 도시된 바와 같이 실리콘 기판(30) 상에 게이트 산화막(31)을 성장시킨 후, LPCVD(Low Pressure Chemical Vapor Deposition)법으로 도핑된 폴리실리콘막(32)을 증착한다.
다음으로, 도 3b에 도시된 바와 같이 TiSix타겟을 사용하여 PVD법으로 비정질상(amorphous phase)의 TiSix막(33)을 500∼1000Å 두께로 증착한다. 이때, Si/Ti 몰비 x가 2.0∼2.2인 TiSix타겟을 사용하여 파티클 생성을 최소화한다.
이어서, 도 3c에 도시된 바와 같이 TiSix막(33)에 Si 이온주입을 실시한다. 이때, 1×1015ions/㎠ 이상의 Si 도즈(dose)로 이온주입을 진행하며, 주입된 Si에 의해 TiSix막(33)에서 Si/Ti 몰비가 증가하게 된다.
계속하여, 도 3d에 도시된 바와 같이 700∼950℃ 온도에서 10∼30초 동안 급속열처리(Rapid Thermal Process, RTP) 공정을 실시하여 비정질상의 TiSix막(33)을 결정질의 TiSi2막(33a)으로 상변화시킨다. 이어서, 통상의 후속 공정(자기정렬 콘택 형성 등)을 위해 전체구조 상부에 마스크 산화막(34)(또는 질화막)을 증착한다.
다음으로, 도 3e에 도시된 바와 같이 마스크 산화막(34), TiSi2막(33a), 폴리실리콘막(32) 및 게이트 산화막(31)을 차례로 선택 식각하여 게이트 전극을 패터닝한다.
끝으로, 도 3f에 도시된 바와 같이 게이트 재산화 공정을 실시한다. 이때, TiSi2막(33a)은 앞선 Si 이온주입에 의해 잉여의 Si이 존재하는 상태이기 때문에 TiSi2막(33a)의 이상산화 현상은 발생하지 않게 된다. 이는 TiSi2막(33a)에서 산화가 일어날 때, Ti 보다는 여분으로 남아있는 잉여의 Si이 산화되기 때문에 TiSi2막(33a)의 산화 속도가 폴리실리콘막(32)의 산화 속도와 비슷해지기 때문이다. 게이트 재산화 공정은 700∼850℃의 온도에서 건식 산화 방식으로 진행하여 20∼50Å 두께의 균일한 산화막(36)이 형성되도록 한다.
한편, Si 이온 주입 공정은 상기와 같이 TiSix막(33) 증착 후에 실시하지 않고, TiSix막(33) 상변화를 위한 RTP 공정 후 또는 마스크 산화막(34) 형성 후에 이온주입 에너지를 조절하여 수행할 수 있다.
첨부된 도면 도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 폴리사이드 게이트 전극 형성 공정도로서, 이를 참조하여 본 발명의 다른 실시예에 따른 공정을 간략하게 소개한다.
우선, 도 4a는 전술한 본 발명의 일 실시예에서 도 3c에 도시된 Si 이온주입 공정을 제외한 도 3a 내지 도 3d에 도시된 공정을 진행하여 실리콘 기판(40) 상에 게이트 산화막(41), 폴리실리콘막(42), 결정질의 TiSi2막(43) 및 마스크 산화막(44)을 형성한 상태를 나타내고 있다.
다음으로, 도 4b에 도시된 바와 같이 마스크 산화막(44), TiSi2막(43), 폴리실리콘막(42) 및 게이트 산화막(41)을 차례로 선택 식각하여 게이트 전극을 패터닝하고, Si 경사 이온주입을 실시한다. 이때, 이온주입 각도를 수직 방향으로부터 5∼10°만큼 기울여 게이트 전극 측벽에 Si가 이온주입 되도록 한다.
끝으로, 도 4c에 도시된 바와 같이 게이트 재산화 공정을 실시한다.
상기와 같은 공정을 실시하는 경우, TiSi2막(43)의 측벽 부분은 앞선 Si 이온주입에 의해 잉여의 Si이 존재하는 상태이기 때문에 TiSi2막(43)의 이상산화 현상은 발생하지 않으며, 이에 따라 20∼50Å 두께의 균일한 산화막(45)을 형성할 수 있다. 한편, 상기와 같이 Si 이온주입시 경사 이온주입을 실시하는 경우 TiSi2막(43)의 측벽 부분에 집중적으로 Si를 공급하기 때문에 Si 이온주입에 따른 TiSi2막(43)의 저항 증가를 억제할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 티타늄 실리사이드막 증착시에는 Si/Ti 몰비를 낮추어 파티클 발생을 억제하고, 실리사이드막의 측벽 또는 전체에 Si 이온을 주입한 상태에서 게이트 재산화 공정을 진행함으로써 게이트 재산화 공정시 실리사이드막의 이상산화 현상을 방지하는 효과가 있으며, 이로 인하여 반도체 소자의 신뢰도 향상을 기대할 수 있다. 한편, Si 이온주입시 경사 이온주입을 실시함으로써 티타늄 실리사이드막의 저항 증가를 최소화할 수 있다.
Claims (6)
- 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 상에 티타늄 실리사이드막을 형성하는 단계;상기 티타늄 실리사이드막 및 상기 폴리실리콘막을 차례로 선택 식각하여 게이트 전극 패턴을 형성하는 단계;상기 게이트 전극 패턴 측벽에 실리콘 경사 이온주입을 실시하는 단계; 및게이트 재산화 공정을 실시하는 단계를 포함하는 티타늄 폴리사이드 게이트 전극 형성방법.
- 제1항에 있어서,상기 티타늄 실리사이드막을 형성하는 단계는,TiSix스퍼터링 타겟(x=2.0∼2.2)을 사용한 물리기상증착법으로 상기 폴리실리콘막 상에 비정질의 티타늄 실리사이드막을 증착하는 단계와,열처리 공정을 실시하여 상기 비정질의 티타늄 실리사이드막을 결정질의 티타늄 실리사이드막으로 상변화시키는 단계를 포함하는 것을 특징으로 하는 티타늄 폴리사이드 게이트 전극 형성방법.
- 제2항에 있어서,상기 결정질의 티타늄 실리사이드막으로 상변화시키는 단계 수행 후, 상기 결정질의 티타늄 실리사이드막 상에 마스크 절연막을 형성하는 제8 단계를 더 포함하는 것을 특징으로 하는 티타늄 폴리사이드 게이트 전극 형성방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 실리콘 경사 이온주입은 이온주입 각도를 상기 반도체 기판의 수직 방향으로부터 5∼10°만큼 기울여 실시하는 것을 특징으로 하는 티타늄 폴리사이드 게이트 전극 형성방법.
- 제4항에 있어서,상기 실리콘 이온주입은 1×1015ions/㎠ 이상의 도즈로 실시하는 것을 특징으로 하는 폴리사이드 게이트 전극 형성방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 게이트 재산화 공정은 700∼850℃의 온도에서 건식 산화 방식으로 수행하는 것을 특징으로 하는 티타늄 폴리사이드 게이트 전극 형성방법.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980057325A KR100329769B1 (ko) | 1998-12-22 | 1998-12-22 | 티타늄폴리사이드게이트전극형성방법 |
TW088121192A TW442855B (en) | 1998-12-22 | 1999-12-03 | Method of forming gate electrode with titanium polycide |
JP34606699A JP3689731B2 (ja) | 1998-12-22 | 1999-12-06 | チタンポリサイドゲート電極形成方法 |
US09/456,810 US6268272B1 (en) | 1998-12-22 | 1999-12-08 | Method of forming gate electrode with titanium polycide |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980057325A KR100329769B1 (ko) | 1998-12-22 | 1998-12-22 | 티타늄폴리사이드게이트전극형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20000041466A KR20000041466A (ko) | 2000-07-15 |
KR100329769B1 true KR100329769B1 (ko) | 2002-07-18 |
Family
ID=19564706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980057325A KR100329769B1 (ko) | 1998-12-22 | 1998-12-22 | 티타늄폴리사이드게이트전극형성방법 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6268272B1 (ko) |
JP (1) | JP3689731B2 (ko) |
KR (1) | KR100329769B1 (ko) |
TW (1) | TW442855B (ko) |
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JP3689731B2 (ja) | 2005-08-31 |
KR20000041466A (ko) | 2000-07-15 |
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US6268272B1 (en) | 2001-07-31 |
JP2000196081A (ja) | 2000-07-14 |
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