JP2000196081A - チタンポリサイドゲ―ト電極形成方法 - Google Patents
チタンポリサイドゲ―ト電極形成方法Info
- Publication number
- JP2000196081A JP2000196081A JP11346066A JP34606699A JP2000196081A JP 2000196081 A JP2000196081 A JP 2000196081A JP 11346066 A JP11346066 A JP 11346066A JP 34606699 A JP34606699 A JP 34606699A JP 2000196081 A JP2000196081 A JP 2000196081A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- forming
- film
- titanium silicide
- silicide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 61
- 239000010936 titanium Substances 0.000 title claims abstract description 44
- 229910052719 titanium Inorganic materials 0.000 title claims abstract description 28
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 title claims abstract description 26
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 9
- 229910021341 titanium silicide Inorganic materials 0.000 claims abstract description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- 229920005591 polysilicon Polymers 0.000 claims abstract description 33
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 29
- 230000003647 oxidation Effects 0.000 claims abstract description 19
- 238000005468 ion implantation Methods 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000010438 heat treatment Methods 0.000 claims abstract description 6
- 238000010405 reoxidation reaction Methods 0.000 claims abstract description 6
- 150000002500 ions Chemical class 0.000 claims description 17
- 238000005477 sputtering target Methods 0.000 claims description 13
- 229910008484 TiSi Inorganic materials 0.000 claims description 12
- 238000005240 physical vapour deposition Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- 239000002245 particle Substances 0.000 abstract description 12
- 230000002159 abnormal effect Effects 0.000 abstract description 10
- 229910008486 TiSix Inorganic materials 0.000 description 17
- 229910008479 TiSi2 Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000011148 porous material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 150000003608 titanium Chemical class 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 本発明は、パティクル問題とゲート異常酸化
現象を同時に改善できるチタンポリサイドゲート電極形
成方法を提供する。 【解決手段】 本発明は、半導体基板３０の上にゲート
絶縁膜３１及びポリシリコン膜３２を形成する段階；前
記ポリシリコン膜の上に非晶質のチタンシリサイド膜３
３を形成する段階；前記非晶質のチタンシリサイド膜に
Ｓｉイオン注入を行う段階；熱処理工程によって前記非
晶質のチタンシリサイド膜を結晶質のチタンシリサイド
膜に相変換させる段階；前記結晶質のチタンシリサイド
膜及び前記ポリシリコン膜を順次選択エッチングしてゲ
ート電極パターンを形成する段階；及び前記ゲート電極
パターン形成後にゲート再酸化工程を行う段階を含む。
現象を同時に改善できるチタンポリサイドゲート電極形
成方法を提供する。 【解決手段】 本発明は、半導体基板３０の上にゲート
絶縁膜３１及びポリシリコン膜３２を形成する段階；前
記ポリシリコン膜の上に非晶質のチタンシリサイド膜３
３を形成する段階；前記非晶質のチタンシリサイド膜に
Ｓｉイオン注入を行う段階；熱処理工程によって前記非
晶質のチタンシリサイド膜を結晶質のチタンシリサイド
膜に相変換させる段階；前記結晶質のチタンシリサイド
膜及び前記ポリシリコン膜を順次選択エッチングしてゲ
ート電極パターンを形成する段階；及び前記ゲート電極
パターン形成後にゲート再酸化工程を行う段階を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体製造方法に
関し、特にＭＯＳトランジスタ(ＭＯＳＦＥＴ)のゲート
電極形成方法に関する。
関し、特にＭＯＳトランジスタ(ＭＯＳＦＥＴ)のゲート
電極形成方法に関する。
【０００２】
【従来の技術】一般に、ＭＯＳトランジスタのゲート電
極はドープしたポリシリコン膜を用いて形成してきた。
しかし、半導体素子の高集積化により、ゲート電極を始
めとして各種パターンが微細化しており、最近は０.１
５μm線幅以下まで微細化が進行している。これに伴
い、通常のゲート電極材料として用いるドープしたポリ
シリコンは、高い比抵抗特性のため、遅延時間が長くて
高速動作が要求される素子に適用し難いという問題点が
あった。かかる問題点は、半導体装置が高集積化するに
つれて深刻な問題となっている。このため、１ＧＤＲＡ
Ｍ以上の半導体素子では、チタンシリサイド膜を用いた
チタンポリサイド構造のゲート電極が主に用いられてい
る。
極はドープしたポリシリコン膜を用いて形成してきた。
しかし、半導体素子の高集積化により、ゲート電極を始
めとして各種パターンが微細化しており、最近は０.１
５μm線幅以下まで微細化が進行している。これに伴
い、通常のゲート電極材料として用いるドープしたポリ
シリコンは、高い比抵抗特性のため、遅延時間が長くて
高速動作が要求される素子に適用し難いという問題点が
あった。かかる問題点は、半導体装置が高集積化するに
つれて深刻な問題となっている。このため、１ＧＤＲＡ
Ｍ以上の半導体素子では、チタンシリサイド膜を用いた
チタンポリサイド構造のゲート電極が主に用いられてい
る。
【０００３】チタンシリサイド膜の形成方法を大別すれ
ば、次の通りである。第一に、ポリシリコン膜の上にＴ
ｉを蒸着し、ポリシリコンとＴｉを熱的に反応させてＴ
ｉＳｉ２膜を形成する方法である。第二に、ＴｉＳｉｘ
(ｘ=１.８〜２.５)スパッタリングターゲットを用い
て、ＰＶＤ法でポリシリコンの上に非晶質のＴｉＳｉｘ
を蒸着後、熱処理によって結晶質のＴｉＳｉ２膜を形成
する方法である。図１乃至図５は、従来技術によるチタ
ンポリサイド構造のゲート電極形成工程図である。先に
提示したチタンシリサイド膜を形成するための工程のう
ちで後者に該当する工程を適用している。従来の工程
は、まず図１に示すように、半導体基板１０の上にゲー
ト酸化膜１１を成長させた後、その上にドープしたポリ
シリコン膜１２を蒸着する。
ば、次の通りである。第一に、ポリシリコン膜の上にＴ
ｉを蒸着し、ポリシリコンとＴｉを熱的に反応させてＴ
ｉＳｉ２膜を形成する方法である。第二に、ＴｉＳｉｘ
(ｘ=１.８〜２.５)スパッタリングターゲットを用い
て、ＰＶＤ法でポリシリコンの上に非晶質のＴｉＳｉｘ
を蒸着後、熱処理によって結晶質のＴｉＳｉ２膜を形成
する方法である。図１乃至図５は、従来技術によるチタ
ンポリサイド構造のゲート電極形成工程図である。先に
提示したチタンシリサイド膜を形成するための工程のう
ちで後者に該当する工程を適用している。従来の工程
は、まず図１に示すように、半導体基板１０の上にゲー
ト酸化膜１１を成長させた後、その上にドープしたポリ
シリコン膜１２を蒸着する。
【０００４】次に、図２に示すように、ＴｉＳｉｘター
ゲットを用いて、ＰＶＤ法でポリシリコン膜１２の上に
非晶質のＴｉＳｉｘ膜１３を蒸着する。続いて、図３に
示すように、所定温度で、数秒の間に急速熱処理(ＲＴ
Ｐ)を行って、ＴｉＳｉｘ膜１３を結晶質(crystalline)
のＴｉＳｉ２膜に相変化(phase transformation)させ
る。次に、通常のＳＡＣ(self-aligned contact)工程等
の後続工程のために、マスク窒化膜１４(または酸化膜)
を蒸着する。
ゲットを用いて、ＰＶＤ法でポリシリコン膜１２の上に
非晶質のＴｉＳｉｘ膜１３を蒸着する。続いて、図３に
示すように、所定温度で、数秒の間に急速熱処理(ＲＴ
Ｐ)を行って、ＴｉＳｉｘ膜１３を結晶質(crystalline)
のＴｉＳｉ２膜に相変化(phase transformation)させ
る。次に、通常のＳＡＣ(self-aligned contact)工程等
の後続工程のために、マスク窒化膜１４(または酸化膜)
を蒸着する。
【０００５】続いて、図４に示すように、マスク窒化膜
１４、ＴｉＳｉ２膜１３ａ、ポリシリコン膜１２及びゲ
ート酸化膜１１を順次選択エッチングしてゲート電極を
パターニングする。
１４、ＴｉＳｉ２膜１３ａ、ポリシリコン膜１２及びゲ
ート酸化膜１１を順次選択エッチングしてゲート電極を
パターニングする。
【０００６】次に、図５に示すように、ゲート電極パタ
ーニング工程の際に、エッチング損傷(damage)及び微細
なポリシリコンの残留物を除去し、かつゲート酸化膜バ
ーズビーク(gate oxide bird's beak)を形成すること
で、ゲート酸化膜１１の信頼性の向上を図ることができ
る。この為に通常のゲート再酸化(gate re-oxidation)
工程を行う。
ーニング工程の際に、エッチング損傷(damage)及び微細
なポリシリコンの残留物を除去し、かつゲート酸化膜バ
ーズビーク(gate oxide bird's beak)を形成すること
で、ゲート酸化膜１１の信頼性の向上を図ることができ
る。この為に通常のゲート再酸化(gate re-oxidation)
工程を行う。
【０００７】
【発明が解決しようとする課題】この時、ゲート電極側
壁に酸化膜１５が成長されるが、図に示すように、Ｔｉ
Ｓｉ２膜１３ａ側壁部分で過剰酸化(異常酸化現象)が起
きるという問題点があった。こうしたＴｉＳｉ２膜１３
ａの異常酸化現象は、ゲート電極の抵抗特性を劣化させ
る要因となるが、ＴｉＳｉｘ膜１３蒸着のためのＴｉＳ
ｉｘスパッタリングターゲットにおいて、Ｔｉに対する
Ｓｉのモル比(Ｓｉ/Ｔｉ)のｘ値によって異常酸化の程
度が異なる。すなわち、Ｓｉ/Ｔｉのモル比ｘ値が２.１
程度と低ければ、異常酸化現象ははげしく起こり、造成
比ｘ値を２.４程度と増加させれば、異常酸化現象はほ
ぼ起きない。すなわち、ＴｉＳｉｘスパッタリングター
ゲットで化学両論的にＳｉ過剰(excess)状態であれば、
ＴｉＳｉ２膜１３ａの酸化速度はポリシリコン膜１２の
酸化速度と類似していることになる。
壁に酸化膜１５が成長されるが、図に示すように、Ｔｉ
Ｓｉ２膜１３ａ側壁部分で過剰酸化(異常酸化現象)が起
きるという問題点があった。こうしたＴｉＳｉ２膜１３
ａの異常酸化現象は、ゲート電極の抵抗特性を劣化させ
る要因となるが、ＴｉＳｉｘ膜１３蒸着のためのＴｉＳ
ｉｘスパッタリングターゲットにおいて、Ｔｉに対する
Ｓｉのモル比(Ｓｉ/Ｔｉ)のｘ値によって異常酸化の程
度が異なる。すなわち、Ｓｉ/Ｔｉのモル比ｘ値が２.１
程度と低ければ、異常酸化現象ははげしく起こり、造成
比ｘ値を２.４程度と増加させれば、異常酸化現象はほ
ぼ起きない。すなわち、ＴｉＳｉｘスパッタリングター
ゲットで化学両論的にＳｉ過剰(excess)状態であれば、
ＴｉＳｉ２膜１３ａの酸化速度はポリシリコン膜１２の
酸化速度と類似していることになる。
【０００８】この様に、ＴｉＳｉｘスパッタリングター
ゲットのＳｉ/Ｔｉモル比ｘ値が高ければゲート再酸化
工程には有利であるが、ｘ値が高いほどパティクル(par
ticle)発生が大きく増加するので、現実的に２.４以上
のＳｉ造成比を持つターゲットを使用するのには制約が
ある。
ゲットのＳｉ/Ｔｉモル比ｘ値が高ければゲート再酸化
工程には有利であるが、ｘ値が高いほどパティクル(par
ticle)発生が大きく増加するので、現実的に２.４以上
のＳｉ造成比を持つターゲットを使用するのには制約が
ある。
【０００９】図６はＴｉＳｉｘ膜蒸着時にスパッタリン
グターゲット(ＴｉＳｉｘ)のＳｉ/Ｔｉモル比ｘによる
パティクル発生頻度を示すグラフである。ＴｉＳｉｘス
パッタリングターゲットは一般にＳｉ/Ｔｉのモル比ｘ
が１.８〜２.５の造成を持つ。図において、余分のＳｉ
によりスパッタリングターゲットのＳｉ/Ｔｉのモル比
ｘが増加すればパティクル数も増加する(直線Ａ)。一
方、スパッタリングターゲットのＳｉ/Ｔｉのモル比ｘ
が少なすぎるとＳｉ不足状態になってターゲットに気孔
(pore)が生成し、その気孔によりパティクルが発生する
(直線Ｂ)。前記影響を全て考えて実際に発生されるパテ
ィクルの総数を曲線Ｃに示す。よって、Ｓｉ/Ｔｉのモ
ル比ｘが約２.０５〜２.１０のスパッタリングターゲッ
トを用いると、最少のパティクルが発生することが分か
る。
グターゲット(ＴｉＳｉｘ)のＳｉ/Ｔｉモル比ｘによる
パティクル発生頻度を示すグラフである。ＴｉＳｉｘス
パッタリングターゲットは一般にＳｉ/Ｔｉのモル比ｘ
が１.８〜２.５の造成を持つ。図において、余分のＳｉ
によりスパッタリングターゲットのＳｉ/Ｔｉのモル比
ｘが増加すればパティクル数も増加する(直線Ａ)。一
方、スパッタリングターゲットのＳｉ/Ｔｉのモル比ｘ
が少なすぎるとＳｉ不足状態になってターゲットに気孔
(pore)が生成し、その気孔によりパティクルが発生する
(直線Ｂ)。前記影響を全て考えて実際に発生されるパテ
ィクルの総数を曲線Ｃに示す。よって、Ｓｉ/Ｔｉのモ
ル比ｘが約２.０５〜２.１０のスパッタリングターゲッ
トを用いると、最少のパティクルが発生することが分か
る。
【００１０】このため、従来技術では、ポリサイドゲー
ト電極形成時にパティクル発生問題と異常酸化現象を同
時に解決することはほぼ不可能であった。
ト電極形成時にパティクル発生問題と異常酸化現象を同
時に解決することはほぼ不可能であった。
【００１１】従って、本発明の目的は、一連のチタンポ
リサイドゲート電極形成工程のうち、チタンシリサイド
膜蒸着後、ゲート再酸化工程前にチタンシリサイド膜の
側壁または全体にＳｉイオンを注入する工程を追加する
ことにより、チタンシリサイド膜がＳｉ余分状態を維持
する状態で、ゲート再酸化工程を行って、チタンシリサ
イド膜の異常酸化現象を抑制することにある。本発明の
他の目的は、チタンシリサイド膜のＳｉ/Ｔｉのモル比
を下げて蒸着することで、パティクル発生を最小化する
ことにある。
リサイドゲート電極形成工程のうち、チタンシリサイド
膜蒸着後、ゲート再酸化工程前にチタンシリサイド膜の
側壁または全体にＳｉイオンを注入する工程を追加する
ことにより、チタンシリサイド膜がＳｉ余分状態を維持
する状態で、ゲート再酸化工程を行って、チタンシリサ
イド膜の異常酸化現象を抑制することにある。本発明の
他の目的は、チタンシリサイド膜のＳｉ/Ｔｉのモル比
を下げて蒸着することで、パティクル発生を最小化する
ことにある。
【００１２】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明のチタンポリサイドゲート電極形成方法
は、半導体基板の上にゲート絶縁膜及びポリシリコン膜
を形成する段階；前記ポリシリコン膜の上に非晶質のチ
タンシリサイド膜を形成する段階；熱処理工程によって
前記非晶質のチタンシリサイド膜を結晶質のチタンシリ
サイド膜に相変換させる段階；前記結晶質のチタンシリ
サイド膜にＳｉイオン注入を行う段階；前記結晶質のチ
タンシリサイド膜及び前記ポリシリコン膜を順次選択エ
ッチングしてゲート電極パターンを形成する段階；及び
前記ゲート電極パターン形成後にゲート再酸化工程を行
う段階を含むことを特徴とする。
めに、本発明のチタンポリサイドゲート電極形成方法
は、半導体基板の上にゲート絶縁膜及びポリシリコン膜
を形成する段階；前記ポリシリコン膜の上に非晶質のチ
タンシリサイド膜を形成する段階；熱処理工程によって
前記非晶質のチタンシリサイド膜を結晶質のチタンシリ
サイド膜に相変換させる段階；前記結晶質のチタンシリ
サイド膜にＳｉイオン注入を行う段階；前記結晶質のチ
タンシリサイド膜及び前記ポリシリコン膜を順次選択エ
ッチングしてゲート電極パターンを形成する段階；及び
前記ゲート電極パターン形成後にゲート再酸化工程を行
う段階を含むことを特徴とする。
【００１３】また、本発明のチタンポリサイドゲート電
極形成方法は、半導体基板の上にゲート絶縁膜及びポリ
シリコン膜を形成する段階；前記ポリシリコン膜の上に
チタンシリサイド膜を形成する段階；前記チタンシリサ
イド膜及び前記ポリシリコン膜を順次選択エッチングし
てゲート電極パターンを形成する段階；前記ゲート電極
パターン側壁にＳｉ斜めイオン注入を行う段階；及び前
記イオン注入後にゲート再酸化工程を行う段階を含むこ
とを特徴とする。
極形成方法は、半導体基板の上にゲート絶縁膜及びポリ
シリコン膜を形成する段階；前記ポリシリコン膜の上に
チタンシリサイド膜を形成する段階；前記チタンシリサ
イド膜及び前記ポリシリコン膜を順次選択エッチングし
てゲート電極パターンを形成する段階；前記ゲート電極
パターン側壁にＳｉ斜めイオン注入を行う段階；及び前
記イオン注入後にゲート再酸化工程を行う段階を含むこ
とを特徴とする。
【００１４】
【発明の実施の形態】以下、添付図面に基づき、本発明
の好適実施例を詳細に説明する。図７乃至図１２は、本
発明の一実施例によるチタンポリサイドゲート電極形成
工程図である。
の好適実施例を詳細に説明する。図７乃至図１２は、本
発明の一実施例によるチタンポリサイドゲート電極形成
工程図である。
【００１５】図７乃至図１２を参照して、本実施例によ
る工程は次の通り行われる。まず、図７に示すように、
シリコン基板３０の上にゲート酸化膜３１を成長させた
後、ＬＰＣＶＤ法でドープしたポリシリコン膜３２を蒸
着する。
る工程は次の通り行われる。まず、図７に示すように、
シリコン基板３０の上にゲート酸化膜３１を成長させた
後、ＬＰＣＶＤ法でドープしたポリシリコン膜３２を蒸
着する。
【００１６】次に、図８に示すように、ＴｉＳｉｘター
ゲットを用いてＰＶＤ法で非晶質相(amorphous phase)
のＴｉＳｉｘ膜３３を５００〜１０００Å厚さで蒸着す
る。このとき、Ｓｉ/Ｔｉのモル比ｘが２.０〜２.２の
ＴｉＳｉｘターゲットを用いてパティクル発生を最小化
する。
ゲットを用いてＰＶＤ法で非晶質相(amorphous phase)
のＴｉＳｉｘ膜３３を５００〜１０００Å厚さで蒸着す
る。このとき、Ｓｉ/Ｔｉのモル比ｘが２.０〜２.２の
ＴｉＳｉｘターゲットを用いてパティクル発生を最小化
する。
【００１７】続いて、図９に示すように、ＴｉＳｉｘ膜
３３にＳｉイオン注入を行う。このとき、１×１０１５
ｉｏｎｓ/cm３〜５×１０１６ｉｏｎｓ/cm３のＳｉドー
ズでイオン注入を行い、注入されたＳｉによりＴｉＳｉ
ｘ膜３３でＳｉ/Ｔｉのモル比が増加することになる。
３３にＳｉイオン注入を行う。このとき、１×１０１５
ｉｏｎｓ/cm３〜５×１０１６ｉｏｎｓ/cm３のＳｉドー
ズでイオン注入を行い、注入されたＳｉによりＴｉＳｉ
ｘ膜３３でＳｉ/Ｔｉのモル比が増加することになる。
【００１８】続いて、図１０に示すように、７００〜９
５０℃温度で、１０〜３０秒の間に急速熱処理(ＲＴＰ)
工程を行って、非晶質のＴｉＳｉｘ膜３３を結晶質のＴ
ｉＳｉ２膜３３ａに相変換させる。続いて、通常の後続
工程(自己整列コンタクト形成等)のために、全体構造上
部にマスク酸化膜３４(または窒化膜)を蒸着する。
５０℃温度で、１０〜３０秒の間に急速熱処理(ＲＴＰ)
工程を行って、非晶質のＴｉＳｉｘ膜３３を結晶質のＴ
ｉＳｉ２膜３３ａに相変換させる。続いて、通常の後続
工程(自己整列コンタクト形成等)のために、全体構造上
部にマスク酸化膜３４(または窒化膜)を蒸着する。
【００１９】続いて、図１１に示すように、マスク酸化
膜３４、ＴｉＳｉ２膜３３ａ、ポリシリコン膜３２及び
ゲート酸化膜３１を順次選択エッチングしてゲート電極
をパターニングする。
膜３４、ＴｉＳｉ２膜３３ａ、ポリシリコン膜３２及び
ゲート酸化膜３１を順次選択エッチングしてゲート電極
をパターニングする。
【００２０】最後に、図１２に示すように、ゲート再酸
化工程を行う。このとき、ＴｉＳｉ ２膜３３ａは先のＳ
ｉイオン注入により余分のＳｉが存在する状態であるの
で、ＴｉＳｉ２膜３３ａの異常酸化現象は発生しなくな
る。その理由は、ＴｉＳｉ２膜３３ａで酸化の起きる
時、Ｔｉよりは余分に残っているＳｉが酸化されるの
で、ＴｉＳｉ２膜３３ａの酸化速度がポリシリコン膜３
２の酸化速度と類似していることになるためである。ゲ
ート再酸化工程は、７００〜８５０℃温度で、ドライ酸
化方式で行って、２０〜５０Å厚さの均一な酸化膜３５
が形成されるようにする。
化工程を行う。このとき、ＴｉＳｉ ２膜３３ａは先のＳ
ｉイオン注入により余分のＳｉが存在する状態であるの
で、ＴｉＳｉ２膜３３ａの異常酸化現象は発生しなくな
る。その理由は、ＴｉＳｉ２膜３３ａで酸化の起きる
時、Ｔｉよりは余分に残っているＳｉが酸化されるの
で、ＴｉＳｉ２膜３３ａの酸化速度がポリシリコン膜３
２の酸化速度と類似していることになるためである。ゲ
ート再酸化工程は、７００〜８５０℃温度で、ドライ酸
化方式で行って、２０〜５０Å厚さの均一な酸化膜３５
が形成されるようにする。
【００２１】一方、Ｓｉイオン注入工程は、上記のよう
にＴｉＳｉｘ膜３３蒸着後に行わず、ＴｉＳｉｘ膜３３
の相変化のためのＲＴＰ工程後またはマスク酸化膜３４
形成後にイオン注入エネルギーを調節して行われる。
にＴｉＳｉｘ膜３３蒸着後に行わず、ＴｉＳｉｘ膜３３
の相変化のためのＲＴＰ工程後またはマスク酸化膜３４
形成後にイオン注入エネルギーを調節して行われる。
【００２２】図１３乃至図１５は本発明の他の実施例に
よるポリサイドゲート電極形成工程図であって、これを
参照して本発明の他の実施例による工程を簡略に紹介す
る。
よるポリサイドゲート電極形成工程図であって、これを
参照して本発明の他の実施例による工程を簡略に紹介す
る。
【００２３】まず、図１３は、前述した本発明の一実施
例で図９に示したＳｉイオン注入工程を除いた図７乃至
図１０に示した工程を行って、シリコン基板４０の上に
ゲート酸化膜４１、ポリシリコン膜４２、結晶質のＴｉ
Ｓｉ２膜４３及びマスク酸化膜４４を形成した状態を示
している。
例で図９に示したＳｉイオン注入工程を除いた図７乃至
図１０に示した工程を行って、シリコン基板４０の上に
ゲート酸化膜４１、ポリシリコン膜４２、結晶質のＴｉ
Ｓｉ２膜４３及びマスク酸化膜４４を形成した状態を示
している。
【００２４】次に、図１４に示すように、マスク酸化膜
４４、ＴｉＳｉ２膜４３、ポリシリコン膜４２及びゲー
ト酸化膜４１を順次選択エッチングしてゲート電極をパ
ターニングし、Ｓｉ斜めイオン注入を行う。このとき、
イオン注入角度を垂直方向から５〜１０゜だけ傾けてゲ
ート電極側壁にＳｉをイオン注入するようにする。
４４、ＴｉＳｉ２膜４３、ポリシリコン膜４２及びゲー
ト酸化膜４１を順次選択エッチングしてゲート電極をパ
ターニングし、Ｓｉ斜めイオン注入を行う。このとき、
イオン注入角度を垂直方向から５〜１０゜だけ傾けてゲ
ート電極側壁にＳｉをイオン注入するようにする。
【００２５】続いて、図１５に示すように、ゲート再酸
化工程を行う。このとき、ＴｉＳｉ ２膜４３の側壁部分
は先のＳｉイオン注入により余分のＳｉが存在する状態
であるので、ＴｉＳｉ２膜４３の異常酸化現象は発生せ
ず、これにより、２０〜５０Å厚さの均一な酸化膜４５
を形成できる。
化工程を行う。このとき、ＴｉＳｉ ２膜４３の側壁部分
は先のＳｉイオン注入により余分のＳｉが存在する状態
であるので、ＴｉＳｉ２膜４３の異常酸化現象は発生せ
ず、これにより、２０〜５０Å厚さの均一な酸化膜４５
を形成できる。
【００２６】
【発明の効果】以上で説明したように、本発明は、チタ
ンシリサイド膜蒸着の際は、Ｓｉ/Ｔｉのモル比を下げ
てパティクル発生を抑制し、シリサイド膜の側壁または
全体にＳｉイオンを注入した状態でゲート再酸化工程を
行うことで、ゲート再酸化工程時シリサイド膜の異常酸
化現象を防止する効果があり、これにより、半導体素子
の信頼度の向上を図ることができる。
ンシリサイド膜蒸着の際は、Ｓｉ/Ｔｉのモル比を下げ
てパティクル発生を抑制し、シリサイド膜の側壁または
全体にＳｉイオンを注入した状態でゲート再酸化工程を
行うことで、ゲート再酸化工程時シリサイド膜の異常酸
化現象を防止する効果があり、これにより、半導体素子
の信頼度の向上を図ることができる。
【００２７】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【図１】従来技術によるチタンポリサイド構造のゲート
電極形成工程図である。
電極形成工程図である。
【図２】図１の次の工程のゲート電極形成工程図であ
る。
る。
【図３】図２の次の工程のゲート電極形成工程図であ
る。
る。
【図４】図３の次の工程のゲート電極形成工程図であ
る。
る。
【図５】図４の次の工程のゲート電極形成工程図であ
る。
る。
【図６】ＴｉＳｉｘ膜蒸着時スパッタリングターゲット
(ＴｉＳｉｘ)のＳｉ/Ｔｉモル比(ｘ)によるパティクル
発生頻度を示すグラフである。
(ＴｉＳｉｘ)のＳｉ/Ｔｉモル比(ｘ)によるパティクル
発生頻度を示すグラフである。
【図７】本発明の一実施例によるチタンポリサイドゲー
ト電極形成工程図である。
ト電極形成工程図である。
【図８】図７の次の工程のチタンポリサイドゲート電極
形成工程図である。
形成工程図である。
【図９】図８の次の工程のチタンポリサイドゲート電極
形成工程図である。
形成工程図である。
【図１０】図９の次の工程のチタンポリサイドゲート電
極形成工程図である。
極形成工程図である。
【図１１】図１０の次の工程のチタンポリサイドゲート
電極形成工程図である。
電極形成工程図である。
【図１２】図１１の次の工程のチタンポリサイドゲート
電極形成工程図である。
電極形成工程図である。
【図１３】本発明の他の実施例によるチタンポリサイド
ゲート電極形成工程図である。
ゲート電極形成工程図である。
【図１４】図１３の次の工程のチタンポリサイドゲート
電極形成工程図である。
電極形成工程図である。
【図１５】図１４の次の工程のチタンポリサイドゲート
電極形成工程図である。
電極形成工程図である。
４０ シリコン基板 ４１ ゲート酸化膜 ４２ ポリシリコン膜 ４３ 結晶質ＴｉＳｉ２膜 ４４ マスク酸化膜 ４５ 酸化膜
Claims (13)
- 【請求項１】 半導体基板の上にゲート絶縁膜及びポリ
シリコン膜を形成する段階；前記ポリシリコン膜の上に
非晶質のチタンシリサイド膜を形成する段階；前記非晶
質のチタンシリサイド膜にＳｉイオン注入を行う段階；
熱処理工程によって前記非晶質のチタンシリサイド膜を
結晶質のチタンシリサイド膜に相変換させる段階；前記
結晶質のチタンシリサイド膜及び前記ポリシリコン膜を
順次選択エッチングしてゲート電極パターンを形成する
段階；及び前記ゲート電極パターン形成後にゲート再酸
化工程を行う段階を含むことを特徴とするチタンポリサ
イドゲート電極形成方法。 - 【請求項２】 前記非晶質のチタンシリサイド膜は、Ｔ
ｉＳｉｘスパッタリングターゲット(ｘ=２.０〜２.２)
を用いた物理気相蒸着法で蒸着されることを特徴とする
請求項１記載のチタンポリサイドゲート電極形成方法。 - 【請求項３】 前記Ｓｉイオンは１×１０１５ｉｏｎｓ
/cm３〜５×１０１６ｉｏｎｓ/cm３のドーズ(dose)で注
入されることを特徴とする請求項１記載のチタンポリサ
イドゲート電極形成方法。 - 【請求項４】 前記ゲート再酸化工程は、７００〜８５
０℃の温度で、ドライ酸化方式で行われることを特徴と
する請求項１記載のチタンポリサイドゲート電極形成方
法。 - 【請求項５】 半導体基板の上にゲート絶縁膜及びポリ
シリコン膜を形成する段階；前記ポリシリコン膜の上に
非晶質のチタンシリサイド膜を形成する段階；熱処理工
程によって前記非晶質のチタンシリサイド膜を結晶質の
チタンシリサイド膜に相変換させる段階；前記結晶質の
チタンシリサイド膜にＳｉイオン注入を行う段階；前記
結晶質のチタンシリサイド膜及び前記ポリシリコン膜を
順次選択エッチングしてゲート電極パターンを形成する
段階；及び前記ゲート電極パターン形成後にゲート再酸
化工程を行う段階を含むことを特徴とするチタンポリサ
イドゲート電極形成方法。 - 【請求項６】 前記非晶質のチタンシリサイド膜は、Ｔ
ｉＳｉｘスパッタリングターゲット(ｘ=２.０〜２.２)
を用いた物理気相蒸着法で蒸着されることを特徴とする
請求項５記載のチタンポリサイドゲート電極形成方法。 - 【請求項７】 前記Ｓｉイオンは１×１０１５ｉｏｎｓ
/cm３〜５×１０１６ｉｏｎｓ/cm３のドーズ(dose)で注
入されることを特徴とする請求項５記載のチタンポリサ
イドゲート電極形成方法。 - 【請求項８】 前記ゲート再酸化工程は、７００〜８５
０℃の温度で、ドライ酸化方式で行われることを特徴と
する請求項５記載のチタンポリサイドゲート電極形成方
法。 - 【請求項９】 半導体基板の上にゲート絶縁膜及びポリ
シリコン膜を形成する段階；前記ポリシリコン膜の上に
チタンシリサイド膜を形成する段階；前記チタンシリサ
イド膜及び前記ポリシリコン膜を順次選択エッチングし
てゲート電極パターンを形成する段階；前記ゲート電極
パターン側壁にＳｉ斜めイオン注入を行う段階；及び前
記イオン注入後にゲート再酸化工程を行う段階を含むこ
とを特徴とするチタンポリサイドゲート電極形成方法。 - 【請求項１０】 前記Ｓｉ斜めイオン注入は、前記半導
体基板の垂直方向より５〜１０゜程度斜めに行われるこ
とを特徴とする請求項９記載のチタンポリサイドゲート
電極形成方法。 - 【請求項１１】 前記チタンシリサイド膜は、ＴｉＳｉ
ｘスパッタリングターゲット(ｘ=２.０〜２.２)を用い
た物理気相蒸着法で蒸着されることを特徴とする請求項
９記載のチタンポリサイドゲート電極形成方法。 - 【請求項１２】 前記Ｓｉイオンは１×１０１５ｉｏｎ
ｓ/cm３〜５×１０１ ６ｉｏｎｓ/cm３のドーズ(dose)で
注入されることを特徴とする請求項９記載のチタンポリ
サイドゲート電極形成方法。 - 【請求項１３】 前記ゲート再酸化工程は、７００〜８
５０℃の温度で、ドライ酸化方式で行われることを特徴
とする請求項９記載のチタンポリサイドゲート電極形成
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998/P57325 | 1998-12-22 | ||
| KR1019980057325A KR100329769B1 (ko) | 1998-12-22 | 1998-12-22 | 티타늄폴리사이드게이트전극형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196081A true JP2000196081A (ja) | 2000-07-14 |
| JP3689731B2 JP3689731B2 (ja) | 2005-08-31 |
Family
ID=19564706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34606699A Expired - Fee Related JP3689731B2 (ja) | 1998-12-22 | 1999-12-06 | チタンポリサイドゲート電極形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6268272B1 (ja) |
| JP (1) | JP3689731B2 (ja) |
| KR (1) | KR100329769B1 (ja) |
| TW (1) | TW442855B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134745A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| CN100396609C (zh) * | 2003-01-17 | 2008-06-25 | 台湾积体电路制造股份有限公司 | 微小线宽金属硅化物的制作方法 |
| CN102064099B (zh) * | 2009-11-16 | 2012-11-28 | 中芯国际集成电路制造(上海)有限公司 | 栅极结构的形成方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6432804B1 (en) * | 2000-05-22 | 2002-08-13 | Sharp Laboratories Of America, Inc. | Sputtered silicon target for fabrication of polysilicon thin film transistors |
| KR20020058343A (ko) * | 2000-12-29 | 2002-07-12 | 박종섭 | 반도체 소자의 티타늄 실리사이드 게이트 형성 방법 |
| JP4302952B2 (ja) | 2002-08-30 | 2009-07-29 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6730566B2 (en) * | 2002-10-04 | 2004-05-04 | Texas Instruments Incorporated | Method for non-thermally nitrided gate formation for high voltage devices |
| TW200501317A (en) * | 2003-06-17 | 2005-01-01 | Promos Technologies Inc | Method of forming a contact hole and method of forming a semiconductor device |
| US7030430B2 (en) * | 2003-08-15 | 2006-04-18 | Intel Corporation | Transition metal alloys for use as a gate electrode and devices incorporating these alloys |
| KR100724563B1 (ko) | 2005-04-29 | 2007-06-04 | 삼성전자주식회사 | 다중 일함수 금속 질화물 게이트 전극을 갖는 모스트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들 및그 제조방법들 |
| KR101628340B1 (ko) | 2006-10-06 | 2016-06-08 | 퀄컴 엠이엠에스 테크놀로지스, 인크. | 디스플레이 장치 및 디스플레이의 형성 방법 |
| WO2008085523A1 (en) * | 2007-01-12 | 2008-07-17 | Agere Systems, Inc. | Semiconductor device having improved interface adhesion of gate stack films and method of manufacturer therefore |
| US8068710B2 (en) | 2007-12-07 | 2011-11-29 | Qualcomm Mems Technologies, Inc. | Decoupled holographic film and diffuser |
| US8669170B2 (en) * | 2012-01-16 | 2014-03-11 | Globalfoundries Inc. | Methods of reducing gate leakage |
| US10204960B2 (en) * | 2015-09-17 | 2019-02-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming polysilicon gate structure in image sensor device |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4443930A (en) | 1982-11-30 | 1984-04-24 | Ncr Corporation | Manufacturing method of silicide gates and interconnects for integrated circuits |
| US4450620A (en) | 1983-02-18 | 1984-05-29 | Bell Telephone Laboratories, Incorporated | Fabrication of MOS integrated circuit devices |
| JPS6459812A (en) | 1987-08-31 | 1989-03-07 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH01106468A (ja) | 1987-10-20 | 1989-04-24 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH0235773A (ja) | 1988-07-26 | 1990-02-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH0322539A (ja) | 1989-06-20 | 1991-01-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH047824A (ja) * | 1990-04-25 | 1992-01-13 | Fuji Xerox Co Ltd | 半導体装置の製造方法 |
| JPH0432225A (ja) | 1990-05-29 | 1992-02-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5541131A (en) | 1991-02-01 | 1996-07-30 | Taiwan Semiconductor Manufacturing Co. | Peeling free metal silicide films using ion implantation |
| JPH0567632A (ja) | 1991-09-09 | 1993-03-19 | Sharp Corp | トランジスタおよびトランジスタの製造方法 |
| JPH0637267A (ja) | 1992-07-16 | 1994-02-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH0645352A (ja) | 1992-07-24 | 1994-02-18 | Sharp Corp | 半導体装置の製造方法 |
| JP3234002B2 (ja) | 1992-09-25 | 2001-12-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3129867B2 (ja) | 1992-12-24 | 2001-01-31 | シャープ株式会社 | 半導体装置の製造方法 |
| JPH06216324A (ja) | 1993-01-18 | 1994-08-05 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5510295A (en) * | 1993-10-29 | 1996-04-23 | International Business Machines Corporation | Method for lowering the phase transformation temperature of a metal silicide |
| JPH07161976A (ja) | 1993-12-03 | 1995-06-23 | Kawasaki Steel Corp | 半導体装置およびその製造方法 |
| KR0135163B1 (ko) | 1993-12-16 | 1998-04-22 | 문정환 | 얕은 접합의 소오스/드레인영역과 실리사이드를 갖는 모스트랜지스터의 제조방법 |
| JP2630290B2 (ja) | 1995-01-30 | 1997-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2930042B2 (ja) | 1997-01-13 | 1999-08-03 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5731239A (en) | 1997-01-22 | 1998-03-24 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of making self-aligned silicide narrow gate electrodes for field effect transistors having low sheet resistance |
| JPH10223560A (ja) | 1997-02-06 | 1998-08-21 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH10303422A (ja) | 1997-04-28 | 1998-11-13 | Sony Corp | 半導体装置の製造方法 |
| US5924001A (en) * | 1998-01-08 | 1999-07-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Ion implantation for preventing polycide void |
-
1998
- 1998-12-22 KR KR1019980057325A patent/KR100329769B1/ko not_active IP Right Cessation
-
1999
- 1999-12-03 TW TW088121192A patent/TW442855B/zh not_active IP Right Cessation
- 1999-12-06 JP JP34606699A patent/JP3689731B2/ja not_active Expired - Fee Related
- 1999-12-08 US US09/456,810 patent/US6268272B1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134745A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| CN100396609C (zh) * | 2003-01-17 | 2008-06-25 | 台湾积体电路制造股份有限公司 | 微小线宽金属硅化物的制作方法 |
| CN102064099B (zh) * | 2009-11-16 | 2012-11-28 | 中芯国际集成电路制造(上海)有限公司 | 栅极结构的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3689731B2 (ja) | 2005-08-31 |
| KR20000041466A (ko) | 2000-07-15 |
| TW442855B (en) | 2001-06-23 |
| US6268272B1 (en) | 2001-07-31 |
| KR100329769B1 (ko) | 2002-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2857006B2 (ja) | Ｍｏｓ集積回路上の自己整列珪化コバルト | |
| JP3689731B2 (ja) | チタンポリサイドゲート電極形成方法 | |
| JPH11233451A (ja) | 安定した低抵抗のポリ・メタル・ゲート電極を製造するためのｃｖｄに基くプロセス | |
| JP2007258743A (ja) | 半導体素子のゲート電極形成方法 | |
| JP2004140315A (ja) | サリサイド工程を用いる半導体素子の製造方法 | |
| KR100299386B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| US6627527B1 (en) | Method to reduce metal silicide void formation | |
| JP2930042B2 (ja) | 半導体装置の製造方法 | |
| KR100318459B1 (ko) | 티타늄폴리사이드게이트전극형성방법 | |
| JP3605718B2 (ja) | チタンポリサイド構造のゲート電極形成方法 | |
| KR100505449B1 (ko) | 반도체 소자의 폴리사이드 게이트 전극 형성방법 | |
| JPH0774129A (ja) | 半導体装置とその製造方法 | |
| JP4730993B2 (ja) | 半導体素子の電導性ライン形成方法 | |
| KR100318259B1 (ko) | 반도체소자의게이트전극형성방법 | |
| JP2001185506A (ja) | 半導体装置の製造方法 | |
| JPH10223561A (ja) | 半導体装置の製造方法 | |
| KR100447992B1 (ko) | 반도체소자의게이트전극형성방법 | |
| KR100334866B1 (ko) | 반도체소자의트랜지스터형성방법 | |
| KR100315036B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| JP2000299463A (ja) | 半導体装置の製造方法 | |
| JPH10125623A (ja) | 半導体装置の製造方法 | |
| JP2638285B2 (ja) | 半導体装置の製造方法 | |
| KR20010003444A (ko) | 반도체 소자의 제조방법 | |
| KR20000041455A (ko) | 티타늄 폴리사이드 게이트 전극 형성방법 | |
| JPH10321850A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041221 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050104 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050404 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050404 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050426 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050517 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080624 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100624 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110624 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120624 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130624 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |