JP2000299463A

JP2000299463A - 半導体装置の製造方法

Info

Publication number: JP2000299463A
Application number: JP10923699A
Authority: JP
Inventors: Junichi Konishi; 淳一小西
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1999-04-16
Filing date: 1999-04-16
Publication date: 2000-10-24

Abstract

(57)【要約】【課題】細線効果抑制用のアモルファス化のためにイ
オン注入した際に生じるサイドウォール上のシリサイド
形成を抑制する。【解決手段】ゲート電極１４、酸化膜サイドウォール
１５を形成後、ウエハ全面にアモルファス化のために、
ヒ素をエネルギー４０ＫｅＶ、ドーズ量３×１０¹⁴ａｔ
ｏｍｓ／ｃｍ²で注入し、ゲート電極１４の表面にアモ
ルファスシリコン層１９ａ、ソース・ドレイン領域の表
面にアモルファスシリコン層１９ｂを形成する。このと
き、酸化膜サイドウォール１５の上部にはこのイオン注
入により酸化膜構造の乱れた状態の層２０が形成される
が、その層２０を酸化膜の異方性エッチングにより除去
する。その後、チタン膜１７を全面に堆積し、シリサイ
ド化のための熱処理を施した後、未反応のＴｉを除去す
ると、ゲート電極１４上および拡散領域上にのみ、チタ
ンシリサイド層１８が形成された状態となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にゲート電極表面及びソース・ドレイン
拡散層領域表面を同時にシリサイド化する、サリサイド
プロセスと称される工程を含む半導体装置の製造方法に
関するものである。

【０００２】

【従来の技術】半導体装置が高集積化されパターンが微
細化されるにともなって、ゲート電極の低抵抗化が要求
されている。ゲート電極を低抵抗化する方法として、ソ
ース・ドレイン拡散層とゲートポリシリコン上に同時に
シリサイド膜を形成するサリサイドプロセスが行われて
いる。

【０００３】図１により従来のサリサイド工程の一例を
説明する。（Ａ）シリコン基板１１上に、各素子のチャネルを分離
するフィールド酸化膜１２を形成した後、シリコン基板
１１のチャネル領域上に、ゲート酸化膜１３を介して、
ポリシリコンからなるゲート電極１４を形成する。そし
て、ゲート電極１４の側壁部に自己整合的にサイドウォ
ール酸化膜１５を形成する。その後、フィールド酸化膜
１２とゲート電極１４との間のシリコン基板１１の領域
に、フィールド酸化膜１２、ゲート電極１４及びサイド
ウォール酸化膜１５をマスクにして、イオン注入法によ
り高濃度不純物を注入した後、熱処理をして高濃度不純
物層（ソース・ドレイン拡散層）１６を形成する。

【０００４】（Ｂ）次に、シリコン基板１１上全面に高
融点金属膜、例えばＴｉ（チタン）膜１７を堆積し、シ
リサイド層形成用の１回目の熱処理を施して、ソース・ド
レイン拡散層１６の表面と、ゲート電極１４の表面にの
みＴｉシリサイド膜１８を自己整合的に形成する。

【０００５】（Ｃ）次に、フィールド酸化膜１２やサイ
ドウォール酸化膜１５上の未反応のチタン膜をアンモニ
ア溶液と過酸化水素水の混合溶液によって選択的にエッ
チング除去する。その後、シリサイド層形成用の２回目
の熱処理を施してＴｉシリサイド膜１８を低抵抗化し
て、サリサイド工程を完了する。

【０００６】このようにして形成されたシリサイド層で
は、線幅の狭いシリサイド領域においてシート抵抗値が
上昇する、いわゆる細線効果が発生することが知られて
いる。その細線効果を抑制する方法の一つとして、Ｔｉ
膜１７を堆積する直前に、ゲート電極１４及びソース・
ドレイン拡散層１６の表面をアモルファス化する方法が
提案されている。このアモルファス化には、通常、イオ
ン注入法が用いられ、イオン種としてシリコンイオンや
ヒ素イオンなどが用いられる。図１の工程（Ａ）の後
に、例えばヒ素イオンを注入することにより、ゲート電
極１４の表面およびソース・ドレイン拡散層１６の表面
をアモルファス化することができる。

【０００７】ところがその方法では、以下のような問題
点が生じる。図２は、その方法におけるアモルファス化
のためのイオン注入工程からシリサイド層形成工程まで
のゲート電極周辺を拡大して示したものである。（Ａ）
で矢印で示すように、シリコン基板１１上全面にアモル
ファス化のためのイオン注入を行うと、（Ｂ）のように
ゲート電極１４の表面にアモルファスシリコン層１９ａ
が形成され、ソース・ドレイン拡散層１６の表面にアモ
ルファスシリコン層１９ｂが形成される。それと同時
に、サイドウォール酸化膜１５の上部表面にも、イオン
注入の影響で酸化膜構造の乱れた状態の層２０が形成さ
れる。その後、通常のサリサイド形成工程を経ると、ゲ
ート電極１４上とソース・ドレイン拡散層１６上にそれ
ぞれＴｉシリサイド層１８が形成されるが、サイドウォ
ール酸化膜１５の上部表面にもＴｉシリサイド層２１が
薄く形成される。

【０００８】通常、Ｔｉ膜はシリコン酸化膜やシリコン
窒化膜とは反応しないが、高温熱処理を施すとわずかで
はあるがシリコン酸化膜中のＳｉとＴｉとが反応し、Ｔ
ｉシリサイドを形成することが知られている（例えば、
Journal of Applied Physics、 1988 p.344-353 参
照）。特に、上の例のように、酸化膜表面がイオン注入
により酸化膜構造の乱れた状態の層２０となっておれ
ば、酸化膜中のシリコンとＴｉとの反応はより盛んにな
り、Ｔｉシリサイド膜が形成されやすくなる。その結
果、図２（Ｃ）に示すように、サイドウォール酸化膜１
５の上部表面にもＴｉシリサイド層２１が形成されるの
である。そして、ゲート電極１４上に形成されたＴｉシ
リサイド層１８とソース・ドレイン拡散層１６上に形成
されたＴｉシリサイド層１８が、サイドウォール酸化膜
１５上のそのＴｉシリサイド層２１を介して接続される
という問題が生じる。

【０００９】Ｔｉシリサイド層２１は、アモルファス化
のための注入イオンが打ち込まれた領域（層２０）に形
成されるので、図２（Ｃ）に示すように、サイドウォー
ル酸化膜１５の側壁部分には形成されにくい。図２
（Ｃ）のようにゲート電極１４の高さがサイドウォール
酸化膜１５の堆積厚さに比べて十分大きければ、サイド
ウォール酸化膜１５の側壁部分は垂直である部分が長く
なるので、アモルファス化用のイオンが打ち込まれない
領域ができ、ゲート電極１４上のＴｉシリサイド層１８
とソース・ドレイン拡散層１６上のＴｉシリサイド層１
８がサイドウォール酸化膜１５上のＴｉシリサイド層２
１を介して接続することはない。しかし、ゲート電極１
４の高さがサイドウォール酸化膜１５の堆積厚さに近く
なると、サイドウォール酸化膜１５上のＴｉシリサイド
層２１を介してゲート電極１４上のＴｉシリサイド層１
８とソース・ドレイン拡散層１６上のＴｉシリサイド層
１８が接続してしまい、ゲート電極１４とソース・ドレ
イン拡散層１６との間で、電気的にショートしてしまう
不具合が発生する。

【００１０】近年、ＬＳＩの高集積化に伴い、リソグラ
フィー工程におけるフォーカス余裕を確保するため、ゲ
ート電極１４の高さも低くなる傾向にあり、このような
サイドウォール上にシリサイドが形成されることによる
ゲート電極上のシリサイド層とソース・ドレイン拡散層
上のシリサイド層のショートが懸念される。

【００１１】この問題を解決するために、これまでいろ
いろな解決策が提案されている。（１）第１の方法では、サイドウォールＳｉＯ₂膜を形
成する際に、そのサイドウォールを二層からなる絶縁膜
で形成し、更にその下端にくびれた窪みを形成する（特
開平７―８６５８３号公報参照。）。そうすることによ
って、金属膜をスパッタ法にて堆積した場合、窪み部分
の直下では金属膜が堆積しないため、ソース・ドレイン
拡散層とゲート電極側壁のサイドウォール絶縁膜上の金
属膜は、物理的に不連続となり、シリサイド化した場
合、不連続な部分ではたとえ這い上がり現象が起こって
もシリサイド層が形成されないため、ソース・ドレイン
拡散層とゲート電極間のショートは起こりにくくなる。

【００１２】しかし、この方法では、サイドウォール絶
縁膜形成の際、窒化膜と酸化膜の二層を堆積する必要が
あり、更にその後、熱燐酸にてウエットエッチして窒化
膜を後退させ、くびれた窪みを形成するという工数のか
かる複雑なプロセスを採用しているという問題点があ
る。また、サイドウォール絶縁膜が窒化膜と酸化膜の二
層でできているので、サイドウォール幅の制御性が低下
し、そのばらつきによりトランジスタ特性がばらつく不
具合がある。

【００１３】（２）第２の方法では、ゲート電極側壁の
サイドウォール絶縁膜をゲート電極より高くして、ソー
ス・ドレイン拡散層とゲート電極間の距離を長くする
（特開平７―２６３６８５号公報、特開平８―２５５７
６６号公報、特開平８―２２２６４４号公報を参
照。）。こうすることにより、シリサイド層の這い上が
りが起こっても、ソース・ドレイン拡散層とゲート電極
間が連続してしまうことなく、ショートを防ぐことがで
きるとしている。

【００１４】例えば、特開平７―２６３６８５号公報の
方法では、ゲート電極上にＰＳＧ膜を形成し、パターニ
ング後、ＳｉＯ₂膜、その上にシリコン窒化膜の二層を
形成しエッチバックしてサイドウォール絶縁膜を形成し
ている。その後、サイドウォールの窒化膜は残したま
ま、エッチングにてゲート電極上のＰＳＧ膜を除去する
ことにより、サイドウォール絶縁膜をゲート電極より高
くしている。

【００１５】また、特開平８―２５５７６６号公報の方
法では、ゲート電極上にサイドウォール絶縁膜とはエッ
チング速度の異なるオフセット膜を形成し、サイドウォ
ール絶縁膜形成後にそのオフセット膜を除去することに
よりサイドウォール絶縁膜をゲート電極より高くしてい
る。さらに、特開平８―２２２６４４号公報の方法で
は、ゲート電極、サイドウォール絶縁膜形成後、ゲート
電極の一部をエッチングしてサイドウォール絶縁膜をゲ
ート電極より高くしている。この第２の方法において
も、工程が複雑で工期が長くなってしまう不利益があ
る。

【００１６】（３）その他、サイドウォール上に形成さ
れたＴｉシリサイド層を除去する方法として、酸化する
ことで絶縁性の膜に変換する方法（特開平８−２３６７
６２号公報参照）や、アルゴンスパッタ法により除去す
る方法（特開平８−２３６７６２号公報参照）、バイア
スＥＣＲ(Electron Cyclotron Resonance)ＣＶＤ法によ
り除去する方法（特開平９−９７９０５号公報参照）、
ＣＭＰ(Chemical Mechanical Polishing)法によりサイ
ドウォール上のＴｉシリサイド膜を研磨する方法（特開
平９−１４８５６５号公報参照）などが開示されている
が、いずれも除去する膜の量を制御するのが非常に困難
で、有用な方法ではない。

【００１７】

【発明が解決しようとする課題】本発明は、上述のよう
な複雑で制御性に問題のあるプロセスを用いることな
く、細線効果抑制用のアモルファス化のためにイオン注
入した際に生じるサイドウォール上のシリサイド形成を
抑制し、ゲート電極とソース・ドレイン拡散層がショー
トしない、半導体装置の簡単な製造方法を提供するもの
である。

【００１８】

【課題を解決するための手段】本発明は、サリサイドプ
ロセスを含む半導体装置の製造方法において、以下の工
程（Ａ）から（Ｇ）を含んでシリサイド層を形成する。（Ａ）半導体基板の素子形成領域にゲート絶縁膜、ポリ
シリコン膜を順次形成し、パターニングしてゲート電極
を形成する工程、（Ｂ）ゲート電極を含む半導体基板上
全面にシリコン酸化膜を堆積し、異方性エッチングによ
り、ゲート電極に隣接して酸化膜サイドウォールを形成
する工程、（Ｃ）ゲート電極及び酸化膜サイドウォール
をマスクとして、半導体基板にソース・ドレイン用の不
純物をイオン注入し、熱処理を施して不純物拡散層を形
成する工程、（Ｄ）半導体基板上全面にイオン注入を施
し、ゲート電極表面及び不純物拡散層表面をアモルファ
ス化する工程、（Ｅ）酸化膜サイドウォールの上部をエ
ッチング除去する工程、（Ｆ）ゲート電極を含む半導体
基板上に高融点金属膜を形成し、加熱処理をして前記高
融点金属膜をシリサイド化する工程、（Ｇ）未反応の高
融点金属膜を除去する工程。

【００１９】工程（Ｄ）において、細線効果を抑制する
ためのアモルファス化のイオン注入により形成される、
酸化膜サイドウォール上部の酸化膜構造の乱れた状態の
層を、シリサイド層形成前の工程（Ｅ）でエッチング除
去するので、酸化膜サイドウォール上のシリサイド層形
成を抑制することができる。

【００２０】

【発明の実施の形態】工程（Ｅ）でのエッチングは、異
方性エッチングであることが好ましい。異方性エッチン
グにより、工程（Ｄ）において形成される、酸化膜サイ
ドウォール上部の酸化膜構造の乱れた状態の層を制御性
よく除去することができる。そのような異方性エッチン
グとして、平行平板型プラズマエッチングを用いること
ができる。

【００２１】

【実施例】一実施例を図３（Ａ）〜（Ｆ）に示す。
（Ａ）膜厚８０Åのゲート酸化膜１３、その上に膜厚が
１０００〜３０００Å、例えば２５００Åであるポリシ
リコン膜を堆積後、フォトリソ工程、エッチング工程を
経て、ゲート電極１４を形成する。シリコン酸化膜を、
ＣＶＤ法で例えば１５００Åの厚さに堆積後、エッチバ
ックを施してゲート電極１４の側面にのみそのシリコン
酸化膜を残留させ、酸化膜サイドウォール１５を形成す
る。イオン注入法により、ゲート電極１４および酸化膜
サイドウォール１５をマスクにして、ＭＯＳＦＥＴのソ
ースおよびドレイン領域を形成するための不純物イオン
注入として、例えばヒ素をエネルギー５０ＫｅＶ、ドー
ズ量３×１０¹⁵ａｔｏｍｓ／ｃｍ²で注入する。その
後、拡散炉内で８５０℃、３０分程度の窒素雰囲気中で
の熱処理を行ない、不純物を活性化させ、拡散層を形成
する。

【００２２】（Ｂ）矢印のように、ウエハ全面にアモル
ファス化のためのイオン注入として、例えばヒ素をエネ
ルギー４０ＫｅＶ、ドーズ量３×１０¹⁴ａｔｏｍｓ／ｃ
ｍ²で注入する。（Ｃ）ゲート電極１４の表面にアモルファスシリコン層
１９ａ、ソース・ドレイン領域の表面にアモルファスシ
リコン層１９ｂが形成される。アモルファスシリコン層
１９ａ，１９ｂの深さは、アモルファス化するためのイ
オン注入のイオン種や注入エネルギーによって異なる
が、この実施例のようにイオン種がヒ素イオンで、注入
エネルギーが４０ＫｅＶの場合には、アモルファスシリ
コン層１９ａ，１９ｂの深さは約５００Åである。ま
た、酸化膜サイドウォール１５の上部には、このイオン
注入により酸化膜構造の乱れた状態の層２０が形成され
る。層２０の深さはアモルファスシリコン層１９ａ，１
９ｂの深さより若干浅く、約４５０Åである。

【００２３】（Ｄ）酸化膜の異方性エッチングにより、
酸化膜サイドウォール１５上部の酸化膜構造の乱れた状
態の層２０を除去する。エッチング量は層２０が十分に
除去されるのに必要な量であり、この例の場合、約５０
０Åエッチングするとよい。ここでの異方性エッチング
として、平行平板型プラズマエッチング方法を採用し、
その電極間隔を１０ｍｍとし、エッチングガスとしてＣ
ＨＦ₃／ＣＨ₄／Ａｒ＝１０／１０／８００ｓｃｃｍを用
い、圧力１０００ｍＴｏｒｒ、ＲＦパワー３００Ｗで実
行した。この条件でのエッチングレートは約１０００Å
／分である。

【００２４】（Ｅ）チタン（Ｔｉ）膜１７を、全面に２
００〜６００Å、例えば４００Åの厚さに堆積する。（Ｆ）不活性ガス雰囲気中でのランプアニールにより、
６００〜８００℃の熱処理を施し、その後、アンモニア
と過酸化水素水との混合液により、素子分離酸化膜およ
び酸化膜サイドウォール１５上の未反応のＴｉを除去す
る。これにより、ゲート電極１４上および拡散領域上に
のみ、チタンシリサイド層１８が形成された状態とな
る。

【００２５】この実施例において、アモルファス化のた
めのイオン注入の注入イオン種としては、ヒ素の他にシ
リコンなどの比較的大きな原子半径を持つイオンを適用
しても良い。また、酸化膜サイドウォール１５上部の酸
化膜構造の乱れた状態の層２０を除去する工程（Ｄ）に
おいて、異方性エッチングの他に、ウエットエッチ（例
えばふっ酸溶液）による等方性エッチを用いても良い。
この時、層２０と酸化膜サイドウォール１５は共にふっ
酸溶液によりエッチングされるが、酸化膜構造の乱れた
状態の層２０の方が、酸化膜サイドウォール１５のイオ
ン注入されていない領域（酸化膜構造が乱れていない領
域）よりもエッチングレートが大きいので、層２０をあ
る程度選択的にエッチングすることは可能である。

【００２６】

【発明の効果】本発明では、高融点金属とシリコンとの
反応を促進して細線効果を抑制するために、半導体基板
上全面にイオン注入を施してゲート電極表面及び不純物
拡散層表面をアモルファス化した後、高融点金属膜を形
成し、加熱処理をしてシリサイド化する方法において、
イオン注入を施してゲート電極表面及び不純物拡散層表
面をアモルファス化した後、シリサイド層を形成するた
めの高融点金属膜を形成する前に、酸化膜サイドウォー
ル上部の酸化膜構造の乱れた状態の層をエッチング除去
するようにしたので、１回のエッチング工程を追加する
だけの簡単な工程で、酸化膜サイドウォール上にシリサ
イド層が形成されるのを抑制してゲート電極とソース・
ドレイン拡散層がショートするのを防ぐことができる。

【図面の簡単な説明】

【図１】従来のサリサイド工程を示す工程断面図であ
る。

【図２】図１のサリサイド工程におけるアモルファス化
のためのイオン注入工程からシリサイド層形成工程まで
をゲート電極周辺を拡大して示す工程断面図である。

【図３】一実施例を示す工程断面図である。

【符号の説明】

１３ゲート酸化膜１４ゲート電極１５酸化膜サイドウォール１７チタン膜１８チタンシリサイド層１９ａ，１９ｂアモルファスシリコン層２０酸化膜構造の乱れた状態の層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/3065 Ｆターム(参考） 4M104 AA01 BB01 BB25 CC01 CC05 DD02 DD04 DD08 DD16 DD80 DD84 EE03 EE09 FF14 GG09 HH20 5F004 BA04 DA01 DA16 DA23 DB03 EA11 FA01 FA02 5F040 DA14 EC01 EC04 EC07 EC13 EF03 FA05 FC09 FC15 FC19 FC21

Claims

【特許請求の範囲】

【請求項１】サリサイドプロセスを含む半導体装置の
製造方法において、以下の工程（Ａ）から（Ｇ）を含ん
でシリサイド層を形成することを特徴とする半導体装置
の製造方法。（Ａ）半導体基板の素子形成領域にゲート絶縁膜、ポリ
シリコン膜を順次形成し、パターニングしてゲート電極
を形成する工程、（Ｂ）ゲート電極を含む半導体基板上全面にシリコン酸
化膜を堆積し、異方性エッチングにより、ゲート電極に
隣接して酸化膜サイドウォールを形成する工程、（Ｃ）ゲート電極及び酸化膜サイドウォールをマスクと
して、半導体基板にソース・ドレイン用の不純物をイオ
ン注入し、熱処理を施して不純物拡散層を形成する工
程、（Ｄ）半導体基板上全面にイオン注入を施し、ゲート電
極表面及び不純物拡散層表面をアモルファス化する工
程、（Ｅ）酸化膜サイドウォールの上部をエッチング除去す
る工程、（Ｆ）ゲート電極を含む半導体基板上に高融点金属膜を
形成し、加熱処理をして前記高融点金属膜をシリサイド
化する工程、（Ｇ）未反応の高融点金属膜を除去する工程。
【請求項２】（Ｅ）の工程でのエッチングは、異方性
エッチングである請求項１に記載の半導体装置の製造方
法。