JP2008182248A - 洗浄方法及び半導体装置の製造方法 - Google Patents

洗浄方法及び半導体装置の製造方法 Download PDF

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Abstract

【課題】シリサイドゲート上の微小突起物を除去することにより、ゲート電極とコンタクトプラグとのショート不良の発生を抑制した洗浄方法及び半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ゲート電極３上及びソース／ドレイン領域の拡散層６，７上にＴｉ膜を形成する工程と、このＴｉ膜に熱処理を施すことにより、ゲート電極上及びソース/ドレイン領域の拡散層上にＴｉシリサイド膜９ａ〜９ｃを形成するシリサイド化工程と、このシリサイド化工程でシリサイド化されずに残留するＴｉ膜を除去する洗浄工程であって、アンモニア水及び過酸化水素水を含む洗浄液に超音波を加えながら洗浄する工程と、Ｔｉシリサイド膜上に層間絶縁膜１０を形成する工程と、この層間絶縁膜をエッチングすることにより第１の接続孔及び第２の接続孔を形成する工程と、を具備する。
【選択図】 図３

Description

本発明は、洗浄方法及び半導体装置の製造方法に係わり、特に、ゲート電極とコンタクトプラグとのショート不良の発生を抑制した洗浄方法及び半導体装置の製造方法に関する。
図９は、従来の半導体装置の製造方法を説明するための断面図である。まず、シリコン基板１０１の表面上にゲート酸化膜１０２を形成し、このゲート酸化膜１０２の上にゲート電極１０３を形成する。次に、ゲート電極１０３をマスクとしてシリコン基板１０１に不純物イオンをイオン注入する。これにより、シリコン基板１０１のＬＤＤ領域には低濃度不純物層１０４が形成される。その後、ゲート電極１０３の側壁にサイドウオール（側壁材）１０５を形成する。
この後、ゲート電極１０３及びサイドウオール１０５をマスクとしてシリコン基板１０１に不純物イオンをイオン注入し、シリコン基板１０１に熱処理を施す。これにより、シリコン基板１０１のソース／ドレイン領域には自己整合的にソース／ドレイン領域の拡散層１０６，１０７が形成される。 次に、ゲート電極１０３、サイドウオール１０５、ソース／ドレイン領域の拡散層１０６，１０７及び素子分離膜を含む全面上にスパッタリングによりＴｉ膜を形成する。
次に、Ｔｉ膜、ゲート電極１０３及びソース／ドレイン領域の拡散層１０６，１０７を加熱処理する。この熱処理によってゲート電極１０３及び拡散層１０６，１０７中のシリコンとＴｉ膜が反応することにより、ゲート電極１０３及び拡散層１０６，１０７それぞれの表面にはＴｉシリサイド膜１０９ａ〜１０９ｃが形成される。
この後、サイドウオール１０５の上にシリサイド化されずに残留するＴｉ膜を除去する。次いで、Ｔｉシリサイド膜１０９ａ〜１０９ｃ及びサイドウオール１０５を含む全面上にＳｉＯ2からなる層間絶縁膜１１０をＣＶＤ法により堆積する。この後、この層間絶縁膜１１０の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜１１０上にはレジストパターンが形成される。
次いで、このレジストパターンをマスクとして層間絶縁膜１１０をエッチングすることにより、層間絶縁膜にはＴｉシリサイド膜１０９ａ〜１０９ｃ上に位置するコンタクトホールが形成される。次いで、レジストパターンを剥離した後、コンタクトホール内にＷ膜１２を埋め込む。これにより、コンタクトホール内にＷプラグ１１２ａ〜１１２ｃが形成される。次に、Ｗプラグ１１２ａ〜１１２ｃ上にＡｌ合金配線１１３ａ〜１１３ｃを形成する。
ところで、上記従来の半導体装置の製造方法では、ゲート電極１０３の表面に形成されたＴｉシリサイド膜１０９ａが横方向に成長することがあり、ゲート電極１０３の上部にはＴｉシリサイド膜１０９ａが横方向に延びた微小突起物１１４が形成されることがある。この微小突起物１１４がゲート電極１０３とコンタクトプラグ１１２ｂ，１１２ｃとのショートの原因となる。つまり、半導体素子の微細化が進み、ゲート電極とコンタクトプラグとの間隔が縮むことにより、シリサイドゲート上の微小突起物によってゲート電極とコンタクトプラグとのショート不良が発生することがある。
本発明は上記のような事情を考慮してなされたものであり、その目的は、シリサイドゲート上の微小突起物を除去することにより、ゲート電極とコンタクトプラグとのショート不良の発生を抑制した洗浄方法及び半導体装置の製造方法を提供することにある。
上記課題を解決するため、本発明に係る洗浄方法は、サリサイドプロセスでサイドウオールにシリサイド化されずに残留する金属膜を除去する洗浄方法において、アンモニア水及び過酸化水素水を含む洗浄液に超音波を加えながら洗浄することを特徴とする。
上記洗浄方法によれば、サリサイドプロセスにおいてサイドウオール上にシリサイド化されずに残留する金属膜を選択的に除去する際、アンモニア水及び過酸化水素水を含む洗浄液に超音波を加えながら洗浄することにより、シリサイドゲート上の微小突起物を除去することができる。従って、シリサイドゲートとコンタクトプラグとの間のショート不良の発生を抑制することができる。
本発明に係る洗浄方法は、サリサイドプロセスでサイドウオールにシリサイド化されずに残留する金属膜を除去する洗浄方法において、アンモニア水及び過酸化水素水を含む洗浄液により洗浄する工程と、超音波を加えながら水洗する工程と、を具備することを特徴とする。
上記洗浄方法によれば、サリサイドプロセスにおいてサイドウオール上にシリサイド化されずに残留する金属膜を選択的に除去する際、アンモニア水及び過酸化水素水を含む洗浄液により洗浄した後、超音波を加えながら水洗することにより、シリサイドゲート上の微小突起物を除去することができる。従って、シリサイドゲートとコンタクトプラグとの間のショート不良の発生を抑制することができる。
本発明に係る半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程と、半導体基板のソース／ドレイン領域に拡散層を形成する工程と、このゲート電極上及びソース／ドレイン領域の拡散層上に金属膜を形成する工程と、この金属膜に熱処理を施すことにより、ゲート電極上及びソース/ドレイン領域の拡散層上に金属シリサイド膜を形成するシリサイド化工程と、このシリサイド化工程でシリサイド化されずに残留する金属膜を除去する洗浄工程であって、アンモニア水及び過酸化水素水を含む洗浄液に超音波を加えながら洗浄する工程と、金属シリサイド膜上に絶縁膜を形成する工程と、この絶縁膜をエッチングすることにより、該絶縁膜にゲート電極の上方に位置する第１の接続孔及びソース／ドレイン領域の拡散層の上方に位置する第２の接続孔を形成する工程と、第１及び第２の接続孔それぞれの内にコンタクトプラグを埋め込む工程と、を具備することを特徴とする。
上記半導体装置の製造方法によれば、シリサイド化工程でシリサイド化されずに残留する金属膜を選択的に除去する際、アンモニア水及び過酸化水素水を含む洗浄液に超音波を加えながら洗浄することにより、シリサイドゲート上の微小突起物を除去することができる。従って、シリサイドゲートとコンタクトプラグとの間のショート不良の発生を抑制することができる。
本発明に係る半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程と、半導体基板のソース／ドレイン領域に拡散層を形成する工程と、このゲート電極上及びソース／ドレイン領域の拡散層上に金属膜を形成する工程と、この金属膜に熱処理を施すことにより、ゲート電極上及びソース/ドレイン領域の拡散層上に金属シリサイド膜を形成するシリサイド化工程と、このシリサイド化工程でシリサイド化されずに残留する金属膜を除去する洗浄工程であって、アンモニア水及び過酸化水素水を含む洗浄液により洗浄した後、超音波を加えながら水洗する工程と、金属シリサイド膜上に絶縁膜を形成する工程と、この絶縁膜をエッチングすることにより、該絶縁膜にゲート電極の上方に位置する第１の接続孔及びソース／ドレイン領域の拡散層の上方に位置する第２の接続孔を形成する工程と、第１及び第２の接続孔それぞれの内にコンタクトプラグを埋め込む工程と、を具備することを特徴とする。
上記半導体装置の製造方法によれば、シリサイド化工程でシリサイド化されずに残留する金属膜を選択的に除去する際、アンモニア水及び過酸化水素水を含む洗浄液により洗浄した後、超音波を加えながら水洗することにより、シリサイドゲート上の微小突起物を除去することができる。従って、シリサイドゲートとコンタクトプラグとの間のショート不良の発生を抑制することができる。
以上説明したように本発明によれば、サリサイドプロセスにおいてサイドウオール上にシリサイド化されずに残留する金属膜を選択的に除去する際、アンモニア水及び過酸化水素水を含む洗浄液に超音波を加えながら洗浄する。したがって、シリサイドゲート上の微小突起物を除去することができ、それにより、ゲート電極とコンタクトプラグとのショート不良の発生を抑制した洗浄方法及び半導体装置の製造方法を提供することができる。
以下、図面を参照して本発明の実施の形態について説明する。
図１〜図７は、本発明に係る第１の実施の形態による半導体装置の製造方法を示す断面図である。図８は、ＲＣＡ洗浄装置の一例を示す構成図である。
まず、図１に示すように、シリコン基板１の表面上に図示せぬ素子分離膜を形成し、素子分離膜の相互間のシリコン基板１上にゲート絶縁膜であるゲート酸化膜２を熱酸化法により形成する。素子分離膜としては、ＬＯＣＯＳ、セミリセスＬＯＣＯＳ、シャロートレンチなどの構造を用いることができる。
この後、ゲート酸化膜２の上にＣＶＤ(Chemical Vapor Deposition)法により多結晶シリコン膜を堆積する。次に、この多結晶シリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、多結晶シリコン膜上にはレジストパターンが形成される。この後、このレジストパターンをマスクとして多結晶シリコン膜をエッチングすることにより、ゲート酸化膜２の上には多結晶シリコンからなるゲート電極３が形成される。
次に、ゲート電極３及び素子分離膜をマスクとしてシリコン基板１に不純物イオンをイオン注入する。これにより、シリコン基板１のＬＤＤ(Lightly Doped Drain)領域には低濃度不純物層４が形成される。その後、ゲート電極３を含む全面上に例えばシリコン窒化膜をＣＶＤ法により堆積する。次に、このシリコン窒化膜をエッチバックすることにより、ゲート電極３の側壁にはサイドウオール（側壁材）５が形成される。
この後、ゲート電極３及びサイドウオール５をマスクとしてシリコン基板１に不純物イオンをイオン注入し、シリコン基板１に熱処理を施す。これにより、シリコン基板１のソース／ドレイン領域には自己整合的にソース／ドレイン領域の拡散層６，７が形成される。 次に、ゲート電極３、サイドウオール５、ソース／ドレイン領域の拡散層６，７及び素子分離膜を含む全面上にスパッタリングによりＴｉ膜８を形成する。
次に、図２に示すように、Ｔｉ膜８、ゲート電極３及びソース／ドレイン領域の拡散層６，７を加熱処理する。この熱処理によってゲート電極３及び拡散層６，７中のシリコンとＴｉ膜８が反応することにより、ゲート電極３及び拡散層６，７それぞれの表面にはＴｉシリサイド膜９ａ〜９ｃが形成される。このとき、ゲート電極３の表面に形成されたＴｉシリサイド膜９ａは横方向に成長することがあり、Ｔｉシリサイド膜９ａがゲート電極３の上部横方向に延びた微小突起物１４が形成される。
この後、サイドウオール５及び素子分離膜の上にシリサイド化されずに残留するＴｉ膜８を図８に示すＲＣＡ洗浄装置により除去する。この洗浄装置は、ＲＣＡ洗浄処理を行う装置であって、例えばアンモニア水に過酸化水素水を加えたＲＣＡ洗浄液で満たされたＲＣＡ洗浄槽２１、水洗処理する水洗槽２２、リンス処理するリンス槽２３及び乾燥処理する乾燥機２４などから構成されている。ＲＣＡ洗浄槽２１には、洗浄液に超音波を発生させる超音波発生装置２５が接続されている。以下、この洗浄装置を用いてシリコン基板を洗浄処理する具体的方法について説明する。
シリコン基板１を搬送機（図示せず）によりＲＣＡ洗浄槽２１に搬送し、このＲＣＡ洗浄槽２１内でシリコン基板に対して３５分間程度洗浄処理を行う。この後、シリコン基板を搬送機によりＲＣＡ洗浄槽２１から水洗槽２２に搬送し、この水洗槽２２内でシリコン基板に対して所定時間水洗処理を行う。次に、シリコン基板を搬送機により水洗槽２２からリンス槽２３に搬送し、このリンス槽２３内でシリコン基板に対して所定時間リンス処理を行う。この後、シリコン基板を搬送機によりリンス槽２３から乾燥機２４に搬送し、この乾燥機２４内でシリコン基板に対して所定時間乾燥処理を行う。
次いで、シリコン基板を搬送機により乾燥機２４からＲＣＡ洗浄槽２１に搬送し、超音波発生装置２５によりＲＣＡ洗浄槽２１内の洗浄液に超音波を印加する。これにより、シリコン基板に対して超音波洗浄を行いながらＲＣＡ洗浄処理を１０分間程度行う。次いで、シリコン基板を搬送機によりＲＣＡ洗浄槽２１から水洗槽２２に搬送し、この水洗槽２２内でシリコン基板に対して所定時間水洗処理を行う。次に、シリコン基板を搬送機により水洗槽２２からリンス槽２３に搬送し、このリンス槽２３内でシリコン基板に対して所定時間リンス処理を行う。この後、シリコン基板を搬送機によりリンス槽２３から乾燥機２４に搬送し、この乾燥機２４内でシリコン基板に対して所定時間乾燥処理を行う。このように超音波洗浄を行いながらＲＣＡ洗浄を行うことにより、ゲート電極３の上部に形成されたＴｉシリサイドの突起物１４を除去することができる。
この後、図３に示すように、Ｔｉシリサイド膜９ａ〜９ｃ及びサイドウオール５を含む全面上にＳｉＯ2からなる層間絶縁膜１０をＣＶＤ法により堆積する。この後、この層間絶縁膜１０の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜１０上にはレジストパターン１１が形成される。
次いで、図４に示すように、このレジストパターン１１をマスクとして層間絶縁膜１０をエッチングすることにより、層間絶縁膜にはＴｉシリサイド膜９ａ〜９ｃ上に位置するコンタクトホール１０ａ〜１０ｃが形成される。
次に、図５に示すように、レジストパターン１１を剥離した後、コンタクトホール１０ａ〜１０ｃ内及び層間絶縁膜１０上にスパッタリングによりＷ膜１２を形成する。
この後、図６に示すように、このＷ膜１２を層間絶縁膜１０の表面が露出するまでＣＭＰ(Chemical Mechanical Polishing)により研磨するか、又はエッチバックする。これにより、コンタクトホール１０ａ〜１０ｃ内にＷ膜が埋め込まれ、Ｗプラグ１２ａ〜１２ｃが形成される。
次に、図７に示すように、Ｗプラグ１２ａ〜１２ｃを含む全面上にＡｌ合金膜をスパッタリングにより堆積し、このＡｌ合金膜をパターニングすることにより、Ｗプラグ上にはＡｌ合金配線１３ａ〜１３ｃが形成される。Ａｌ合金配線１３ａはＷプラグ１２ａを介してゲート電極３に電気的に接続され、Ａｌ合金配線１３ｂはＷプラグ１２ｂを介して拡散層６に電気的に接続され、Ａｌ合金配線１３ｃはＷプラグ１２ｃを介して拡散層７に電気的に接続される。
上記第１の実施の形態によれば、サリサイドプロセスにおいてサイドウオール５及び素子分離膜の上にシリサイド化されずに残留するＴｉ膜８を選択的に除去する際、ＲＣＡ洗浄に超音波洗浄を追加することにより、シリサイドゲート上の微小突起物を除去することができる。従って、シリサイドゲートとコンタクトプラグ１２ｂ，１２ｃとの間のショート不良の発生を抑制することができる。
次に、本発明に係る第２の実施の形態について説明する。なお、第１の実施の形態と同様の部分の説明は省略する。
第１の実施の形態では、ＲＣＡ洗浄槽２１の洗浄液に超音波を印加して超音波洗浄を行っているが、第２の実施の形態では、図８に示す水洗槽２２に超音波を印加して水洗しながら超音波洗浄を行う。
すなわち、シリコン基板１をＲＣＡ洗浄槽２１により洗浄処理を行った後、水洗槽２２内で水洗処理を行い、次に、リンス槽２３内でリンス処理を行い、次に、乾燥機２４内で乾燥処理を行った後、シリコン基板を水洗槽２２に超音波を印加しながら水洗槽２２内で水洗処理を行う。次いで、リンス槽２３内でシリコン基板にリンス処理を行い、乾燥機２４内で乾燥処理を行う。
上記第２の実施の形態においても第１の実施の形態と同様にゲート電極の上部の突起物１４をある程度除去することが可能である。従って、シリサイドゲートとコンタクトプラグとの間のショート不良の発生を抑制することができる。
次に、本発明に係る第３の実施の形態について説明する。なお、第１の実施の形態と同様の部分の説明は省略する。
第１の実施の形態では、ＲＣＡ洗浄槽２１、水洗槽２２、リンス槽２３、乾燥機２４の順に処理した後、ＲＣＡ洗浄槽２１で超音波洗浄を行い、その後、水洗槽２２、リンス槽２３、乾燥機２４の順に処理しているが、第３の実施の形態では、ＲＣＡ洗浄槽２１で超音波洗浄を行い、その後、水洗槽２２、リンス槽２３、乾燥機２４の順に処理するものである。
上記第３の実施の形態においても第１の実施の形態と同様にゲート電極の上部の突起物１４を除去することが可能である。従って、シリサイドゲートとコンタクトプラグとの間のショート不良の発生を抑制することができる。
次に、本発明に係る第４の実施の形態について説明する。なお、第１の実施の形態と同様の部分の説明は省略する。
第１の実施の形態では、ＲＣＡ洗浄槽２１、水洗槽２２、リンス槽２３、乾燥機２４の順に処理した後、ＲＣＡ洗浄槽２１で超音波洗浄を行い、その後、水洗槽２２、リンス槽２３、乾燥機２４の順に処理しているが、第４の実施の形態では、ＲＣＡ洗浄槽２１で洗浄処理を行った後、水洗槽２２の純水に超音波を印加して水洗しながら超音波洗浄を行い、次いで、リンス槽２３、乾燥機２４の順に処理するものである。
上記第４の実施の形態においても第１の実施の形態と同様にゲート電極の上部の突起物１４をある程度除去することが可能である。従って、シリサイドゲートとコンタクトプラグとの間のショート不良の発生を抑制することができる。
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。例えば、上記実施の形態では、ゲート電極３及びソース／ドレイン領域の拡散層６，７それぞれの上にＴｉシリサイド膜９ａ〜９ｃを形成しているが、Ｔｉシリサイド膜に限らず、他のシリサイド膜を形成することも可能であり、例えばゲート電極及びソース／ドレイン領域の拡散層それぞれの上にＷシリサイド膜、Ｃｏシリサイド膜又はＮｉシリサイド膜を形成することも可能である。
本発明に係る第１の実施の形態による半導体装置の製造方法を示す断面図である。 本発明に係る第１の実施の形態による半導体装置の製造方法を示すものであり、図１の次の工程を示す断面図である。 本発明に係る第１の実施の形態による半導体装置の製造方法を示すものであり、図２の次の工程を示す断面図である。 本発明に係る第１の実施の形態による半導体装置の製造方法を示すものであり、図３の次の工程を示す断面図である。 本発明に係る第１の実施の形態による半導体装置の製造方法を示すものであり、図４の次の工程を示す断面図である。 本発明に係る第１の実施の形態による半導体装置の製造方法を示すものであり、図５の次の工程を示す断面図である。 本発明に係る第１の実施の形態による半導体装置の製造方法を示すものであり、図６の次の工程を示す断面図である。 ＲＣＡ洗浄装置の一例を示す構成図である。 従来の半導体装置の製造方法を説明するための断面図である。
符号の説明
１，１０１…シリコン基板、２，１０２…ゲート酸化膜、３，１０３…ゲート電極、４，１０４…低濃度不純物層、５，１０５…サイドウオール、６，７，１０６，１０７…ソース／ドレイン領域の拡散層、８…Ｔｉ膜、９ａ〜９ｃ，１０９ａ〜１０９ｃ…Ｔｉシリサイド膜、１０，１１０…層間絶縁膜、１０ａ〜１０ｃ…コンタクトホール、１１…レジストパターン、１２…Ｗ膜、１２ａ〜１２ｃ，１１２ａ〜１１２ｃ…Ｗプラグ、１３ａ〜１３ｃ，１１３ａ〜１１３ｃ…Ａｌ合金配線、１４，１１４…微小突起物、２１…ＲＣＡ洗浄槽、２２…水洗槽、２３…リンス槽、２４…乾燥機、２５…超音波発生装置

Claims (4)

  1. サリサイドプロセスでサイドウオールにシリサイド化されずに残留する金属膜を除去する洗浄方法において、
    アンモニア水及び過酸化水素水を含む洗浄液に超音波を加えながら洗浄することを特徴とする洗浄方法。
  2. サリサイドプロセスでサイドウオールにシリサイド化されずに残留する金属膜を除去する洗浄方法において、
    アンモニア水及び過酸化水素水を含む洗浄液により洗浄する工程と、超音波を加えながら水洗する工程と、
    を具備することを特徴とする洗浄方法。
  3. 半導体基板上にゲート電極を形成する工程と、
    半導体基板のソース／ドレイン領域に拡散層を形成する工程と、
    このゲート電極上及びソース／ドレイン領域の拡散層上に金属膜を形成する工程と、
    この金属膜に熱処理を施すことにより、ゲート電極上及びソース/ドレイン領域の拡散層上に金属シリサイド膜を形成するシリサイド化工程と、
    このシリサイド化工程でシリサイド化されずに残留する金属膜を除去する洗浄工程であって、アンモニア水及び過酸化水素水を含む洗浄液に超音波を加えながら洗浄する工程と、
    金属シリサイド膜上に絶縁膜を形成する工程と、
    この絶縁膜をエッチングすることにより、該絶縁膜にゲート電極の上方に位置する第１の接続孔及びソース／ドレイン領域の拡散層の上方に位置する第２の接続孔を形成する工程と、
    第１及び第２の接続孔それぞれの内にコンタクトプラグを埋め込む工程と、
    を具備することを特徴とする半導体装置の製造方法。
  4. 半導体基板上にゲート電極を形成する工程と、
    半導体基板のソース／ドレイン領域に拡散層を形成する工程と、
    このゲート電極上及びソース／ドレイン領域の拡散層上に金属膜を形成する工程と、
    この金属膜に熱処理を施すことにより、ゲート電極上及びソース/ドレイン領域の拡散層上に金属シリサイド膜を形成するシリサイド化工程と、
    このシリサイド化工程でシリサイド化されずに残留する金属膜を除去する洗浄工程であって、アンモニア水及び過酸化水素水を含む洗浄液により洗浄した後、超音波を加えながら水洗する工程と、
    金属シリサイド膜上に絶縁膜を形成する工程と、
    この絶縁膜をエッチングすることにより、該絶縁膜にゲート電極の上方に位置する第１の接続孔及びソース／ドレイン領域の拡散層の上方に位置する第２の接続孔を形成する工程と、
    第１及び第２の接続孔それぞれの内にコンタクトプラグを埋め込む工程と、
    を具備することを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020235225A1 (ja) * 2019-05-17 2020-11-26 住友電気工業株式会社 炭化珪素基板

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07183268A (ja) * 1993-12-21 1995-07-21 Kyushu Komatsu Denshi Kk 半導体ウェハの洗浄装置
JPH08191070A (ja) * 1995-01-10 1996-07-23 Kawasaki Steel Corp 半導体装置の接続構造の形成方法
JP2000196076A (ja) * 1998-12-28 2000-07-14 Sharp Corp 半導体装置の製造方法
JP2000299463A (ja) * 1999-04-16 2000-10-24 Ricoh Co Ltd 半導体装置の製造方法
JP2001044155A (ja) * 1999-06-29 2001-02-16 Intersil Corp 浸漬を用いた化学的機械的研磨後のシリコンウエハーのブラシレス多重パス洗浄方法
JP2001053052A (ja) * 1999-08-04 2001-02-23 Promos Technologies Inc 半導体ウェーハの化学洗浄方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07183268A (ja) * 1993-12-21 1995-07-21 Kyushu Komatsu Denshi Kk 半導体ウェハの洗浄装置
JPH08191070A (ja) * 1995-01-10 1996-07-23 Kawasaki Steel Corp 半導体装置の接続構造の形成方法
JP2000196076A (ja) * 1998-12-28 2000-07-14 Sharp Corp 半導体装置の製造方法
JP2000299463A (ja) * 1999-04-16 2000-10-24 Ricoh Co Ltd 半導体装置の製造方法
JP2001044155A (ja) * 1999-06-29 2001-02-16 Intersil Corp 浸漬を用いた化学的機械的研磨後のシリコンウエハーのブラシレス多重パス洗浄方法
JP2001053052A (ja) * 1999-08-04 2001-02-23 Promos Technologies Inc 半導体ウェーハの化学洗浄方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020235225A1 (ja) * 2019-05-17 2020-11-26 住友電気工業株式会社 炭化珪素基板
US12071708B2 (en) 2019-05-17 2024-08-27 Sumitomo Electric Industries, Ltd. Silicon carbide substrate

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