KR100769129B1 - 반도체 소자의 실리사이드 형성 방법 - Google Patents
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Abstract
반도체 소자의 실리사이드 형성 방법이 개시된다. 본 방법은, 트랜지스터를 구성하는 게이트, 소스 및 드레인이 형성된 실리콘 기판 위에 코발트 금속층을 형성하는 단계와, 상기 코발트 금속층을 열처리하여 실리사이드층을 형성하는 단계와, 상기 실리사이드층을 형성하지 않고 잔존하는 상기 코발트 금속층을 선택적으로 제거하는 단계와, 상기 기판을 플라즈마 처리하여 상기 실리사이드층에 잔존하는 탄소(C), 산소(O) 및 질소(N)로 이루어진 군중에서 선택된 어느 하나를 포함하는 부산물을 제거하는 단계와, 상기 기판을 플라즈마 처리한 후에, NH4OH, H2O2 및 순수(De-Ionized Water)를 포함하는 세정액, 또는 TMAH, H2O2 및 순수를 포함하는 알칼리성 세정액을 이용하여 습식 세정하는 단계를 포함하되, 상기 플라즈마 처리는 반도체 웨이퍼의 가장자리 영역에만 선택적으로 수행하는 것을 특징으로 한다.
실리사이드, 코발트
Description
도 1은 실리사이드 위에 발생된 원형 결함을 주사전자현미경으로 촬영한 이미지이다.
도 2a는 원형 결함의 단면을 주사전자현미경으로 촬영한 이미지이고, 도 2b는 도 2a에 표시한 각 지점에서의 성분 분석 결과를 나타낸 그래프이다.
도 3a 내지 도 3e는 본 발명에 따른 실리사이드 형성 방법을 설명하는 도면들이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는, 트랜지스터를 구성하는 게이트 전극 및 소스/드레인 확산 영역에 실리사이드(Silicide)를 형성하는 방법에 관한 것이다.
반도체 집적 회로의 제조에 있어서, 개발 초기에는 1 ~ 2 mm 크기의 실리콘 다이(die)에 한 개의 트랜지스터를 제작하였으나, 오늘날에는 20 mm × 20 mm 크기 위에 수백만 개의 단위 소자들을 집적하기에 이르렀다. 이러한 집적 회로를 제조 하기 위하여 단위 트랜지스터의 크기를 최소 크기로 설계하게 되는데, 이를 구현하기 위하여 다양한 공정 기술들이 개발되고 있다.
한편, 트랜지스터의 게이트 전극 및 소스-드레인 확산 영역을 형성한 후에는 이를 외부와 전기적으로 연결하기 위하여 금속 배선과의 컨택(Contact)을 형성하게 되는데, 트랜지스터의 스케일 다운에 따라 형성된 얇은 다결정 실리콘 게이트 및 옅은 소스-드레인 확산 영역의 면저항을 모두 10 ~ 20 ohms/㎡ 이하로 줄일 수 없게 된다. 이 때문에 상호접속 매개체로서의 유용성이 크게 줄어들게 된다.
이러한 문제를 해결하고 상호 접속을 향상시키기 위한 방안으로서, 게이트 또는 소스-드레인 영역의 실리콘 위에 낮은 비저항값을 가지는 실리사이드(Silicide)를 형성하는 방법이 개발되었다. 특히, 트랜지스터의 게이트와 소스-드레인 영역 위에 실리사이드를 동시에 형성하는 공정을 샐리사이드(Salicide) 공정이라고도 한다. 이러한 실리사이드 공정을 통하여, 소스-드레인과 게이트 사이에 생겨날 수 있는 겹침으로 인한 기생 커패시턴스를 없앨 수 있고, 금속과 소스-드레인의 접촉 면적이 증가하여 접촉 저항 및 소스-드레인 내부 저항을 줄일 수 있다.
실리사이드 공정을 간략히 설명하면, 먼저 반도체 기판 위에 게이트를 형성한 후 이온 주입 공정을 통해 소스 및 드레인 확산 영역을 형성한다. 그리고, 게이트의 양 측벽에 절연막 스페이서를 형성하고, 기판의 전면에 티타늄(Ti), 코발트(Co) 등의 금속층을 증착한다. 그 후, 증착된 금속층을 가열하면, 실리콘과 금속의 결합으로 이루어진 실리사이드(예컨대, CoSi2, TiSi2 등)가 형성된다. 실리사이 드를 형성한 다음에는, 실리콘과 반응하지 않은 나머지 금속층을 제거한다.
상술한 실리사이드 공정에서, 금속층으로서 코발트를 이용하는 경우 CoSi2가 아닌 미지의 금속간 화합물들이 형성될 수 있는데, 이러한 현상은 웨이퍼의 가장자리에서 주로 관측된다. 특히, 도 1에서와 같이 원형의 결함(D)이 생길 수 있는데, 이러한 결함은 후속 공정에서 실리콘 질화막 등을 이용하여 장벽 절연막을 형성할 때 장벽 절연막이 잘 부착되지 않는 문제를 야기한다. 도 2a는 원형 결함(D)의 단면을 주사전자현미경으로 촬영한 이미지를 나타내고, 도 2b는 도 2a에 표시한 각 지점들에서 성분 분석을 행한 결과를 나타낸다. 도 2b의 성분 분석 결과에서 보듯이, 원형 결함은 주로 탄소(C), 산소(O), 질소(N) 등의 성분을 포함하고 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로서, 코발트를 이용하여 실리사이드를 형성하는 경우 실리사이드 위에 발생하는 원형 결함을 제거하는 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 실리사이드 형성 방법은, 트랜지스터를 구성하는 게이트, 소스 및 드레인이 형성된 실리콘 기판 위에 코발트 금속층을 형성하는 단계와, 상기 코발트 금속층을 열처리하여 실리사이드층을 형성하는 단계와, 상기 실리사이드층을 형성하지 않고 잔존하는 상기 코발트 금속층을 선택적으로 제거하는 단계와, 상기 기판을 플라즈마 처리하여 상기 실리사이드층에 잔존하는 부산 물을 제거하는 단계를 포함한다.
코발트 금속층의 선택적 제거 단계에서는 황산(H2SO4) 및 과수(H2O2)를 포함하는 습식 에칭액을 이용할 수 있다. 또한, 기판을 플라즈마 처리한 후에, 알칼리성 세정액을 이용하여 습식 세정하는 단계를 더 포함할 수 있다. 특히, 알칼리성 세정액으로는, NH4OH, H2O2 및 순수(De-Ionized Water)를 포함하는 세정액, 또는 TMAH(Tetramethyl ammonium hydroxide, N(CH3)4OH), H2O2 및 순수를 포함하는 세정액을 사용할 수 있다.
도 3a 내지 도 3e를 참조하여, 본 발명에 따른 반도체 소자의 샐리사이드의 형성 방법을 설명하면 다음과 같다.
먼저, 트랜지스터가 형성되는 활성 영역에서, 기판(10) 위에 게이트 산화막(20) 및 폴리실리콘층(21)을 차례로 형성한 후, 포토리소그래피 및 에칭 공정에 의해 게이트 전극이 형성될 영역만 패터닝함으로써 도 3a와 같은 형태를 얻는다.
다음으로, 도 3a에서 형성된 게이트(30)를 마스크로 하여 기판(10)과 반대 도전형을 갖는 저농도의 불순물을 저에너지로 이온 주입하고 열처리함으로써 LDD 영역(22a)을 형성한다(도 3b 참조).
위와 같이 LDD 영역(22a)을 형성한 후에는, 기판(10)의 전면에 걸쳐 예컨대 저압 화학 기상 증착법(LPCVD)을 이용하여 산화막을 형성한 후 게이트(30)의 측벽 부분의 산화막만을 남기고 제거한다. 이렇게 게이트(30)의 측벽 부분에 남겨진 산화막은 스페이서(Spacer; 32)로서 후술하는 샐리사이드 공정에서 게이트 및 소스/ 드레인 확산 영역 사이의 단락을 방지하는 역할을 하게 된다. 도 3c에는 스페이서(32)가 형성된 상태를 도시하였다.
계속하여, 도 3d에서 보듯이, 게이트(30) 및 스페이서(32)를 마스크로 하여 불순물을 이온 주입 및 열처리함으로써 고농도의 소스/드레인 확산 영역(22b)을 형성한다. 다음으로, 실리콘 또는 다결정 실리콘과 반응하여 실리사이드를 형성하는 코발트(Co) 금속층을 기판(10)의 전면에 증착한다. 그 후, 열처리 공정을 통해 다결정 실리콘 게이트의 상면 및 소스/드레인 확산 영역에서의 실리콘 기판 상면에서 실리사이드층(24a, 24b)을 형성한 후, 반응하지 않은 금속을 선택적 에칭에 의해 제거한다. 선택적 에칭에는 황산(H2SO4) 및 과수(H2O2)를 포함하는 습식 에칭액을 이용할 수 있다. 그리고, 형성된 실리사이드층(24a, 24b)을 다시 열처리하여, 코발트 및 실리콘의 금속간 화합물의 상변화를 유도하여 면저항을 보다 감소시킨다.
한편, 도 3e에서 보듯이, 실리사이드(24a, 24b)의 상부에는 제거되지 않은 부산물들이 남을 수 있는데, 이 부산물들이 열처리 과정을 거치면서 도 1에서 도시한 원형 결함(D)으로 형성된다.
따라서, 잔존하는 원형 결함(D)을 제거하기 위하여 별도의 세정 공정을 수행한다. 원형 결함(D)을 제거하기 위한 세정 공정은, 플라즈마 처리 및/또는 알칼리성 세정액을 이용하여 수행한다. 특히, 플라즈마 처리 및 알칼리성 세정액을 이용한 세정 공정을 병행하여 수행하는 경우, 플라즈마 처리 후에 알칼리성 세정액을 이용한 세정 공정을 수행하는 것이 바람직하다.
원형 결함(D)은 플라즈마 처리에 의해 상당량이 제거될 수 있으며, 특히 원형 결함(D)이 주로 관측되는 웨이퍼의 가장자리 영역에만 선택적으로 수행하는 것이 바람직하다. 그리고, 코발트 및 실리콘에 대한 선택적 제거가 가능하도록 알칼리성 세정액을 이용하여 세정 공정을 수행하는데, 알칼리성 세정액으로는 NH4OH, H2O2 및 순수(De-Ionized Water)를 포함하는 세정액을 사용하거나, 또는 TMAH(Tetramethyl ammonium hydroxide, N(CH3)4OH), H2O2 및 순수를 포함하는 세정액을 사용하는 것이 바람직하다.
이렇게, 플라즈마 처리 또는 알칼리성 세정액을 이용한 세정 공정을 거치면, 실리사이드(24a, 24b) 위에 잔존하는 원형 결함(D)이 완전히 제거될 수 있다. 따라서, 후속 공정인 장벽 절연막 및 층간 절연막(PMD; Polisilicon-Metal Dielectric)을 형성할 때 충분한 부착력을 유지하면서 형성될 수 있다.
본 발명에 따르면, 코발트를 이용하여 실리사이드를 형성하는 경우 플라즈마 처리 및 알칼리성 세정액을 이용하여 실리사이드 위에 발생하는 원형 결함을 효과적으로 제거할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
Claims (5)
- 반도체 소자의 실리사이드 형성 방법으로서,트랜지스터를 구성하는 게이트, 소스 및 드레인이 형성된 실리콘 기판 위에 코발트 금속층을 형성하는 단계와,상기 코발트 금속층을 열처리하여 실리사이드층을 형성하는 단계와,상기 실리사이드층을 형성하지 않고 잔존하는 상기 코발트 금속층을 선택적으로 제거하는 단계와,상기 기판을 플라즈마 처리하여 상기 실리사이드층에 잔존하는 탄소(C), 산소(O) 및 질소(N)로 이루어진 군중에서 선택된 어느 하나를 포함하는 부산물을 제거하는 단계와,상기 기판을 플라즈마 처리한 후에, NH4OH, H2O2 및 순수(De-Ionized Water)를 포함하는 세정액, 또는 TMAH, H2O2 및 순수를 포함하는 알칼리성 세정액을 이용하여 습식 세정하는 단계를 포함하되, 상기 플라즈마 처리는 반도체 웨이퍼의 가장자리 영역에만 선택적으로 수행하는 것을 특징으로 하는 실리사이드 형성 방법.
- 제1항에서,상기 코발트 금속층의 선택적 제거 단계는 황산(H2SO4) 및 과수(H2O2)를 포함하는 습식 에칭액을 이용하는 것을 특징으로 하는 실리사이드 형성 방법.
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| CN107633998B (zh) * | 2017-09-13 | 2020-08-25 | 武汉新芯集成电路制造有限公司 | 形成欧姆接触的方法以及半导体器件的制作方法 |
Citations (3)
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2005
- 2005-12-29 KR KR1020050134081A patent/KR100769129B1/ko not_active IP Right Cessation
Patent Citations (3)
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