KR100206719B1 - 반도체 메모리 장치의 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스탠바이 온도를 섭씨 300 도 이하로 낮춘 분위기에서 상부 폴리실리콘을 형성하며 또한 콘택홀 형성시 하부 폴리실리콘의 내부로 오버 식각함으로써 콘택 저항을 줄여 소자 특성을 개선한 반도체 메모리 장치의 제조방법에 관한 것이다. 본 발명의 요지는 반도체 메모리 장치의 제조방법에 있어서, 전기적으로 절연된 실리콘 기판상에 제1폴리실리콘막을 형성하고 제1도전형 불순물을 주입하는 과정과, 상기 제1폴리실리콘막 상부에 제1실리사이드막을 침적하는 과정과, 사진 공정 및 식각 공정을 통하여 제1폴리사이드층을 패터닝하는 과정과, 상기 실리콘 기판 및 상기 제1폴리사이드층 상부에 층간절연막을 형성하는 과정과, 상기 층간절연막을 식각하여 콘택홀을 형성하는 과정과, 노출된 상기 제1실리사이드 상부표면을 습식 세정하는 과정과, 상기 콘택홀 내부 및 전면을 통하여 제2폴리실리콘막을 일정 침적온도까지 올리기 위한 시작 온도인 섭씨 300도로 형성하는 과정과, 상기 제2폴리실리콘막에 제1도전형의 불순물을 주입하는 과정과, 제2폴리사이드를 형성하기 위하여 상기 제2폴리실리콘막 상부표면에 제2실리사이드를 적층하는 과정과, 상기 제2실리사이드를 섭씨 850도 이상으로 열처리하는 과정을 특징으로 한다.

Description

반도체 메모리 장치의 제조방법

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 폴리사이드간의 콘택저항을 줄일 수 있는 반도체 메모리 장치의 제조방법에 관한 것이다.

일반적으로, 반도체 메모리 장치가 동작전압의 저전압화와 고집적화 되어 가고 있다. 그에 따라 콘택 사이즈(contact size)가 작아지면서 콘택 저항의 증가와 같은 반도체 제조공정상 문제점이 발생하고 있다. 특히, 폴리사이드(Polycide)간의 콘택 저항의 증가는 소자로의 외부전원전압 VCC의 공급 마아진이 감소되는 등의 소자 특성저하를 야기시키고 있다. 도 1은 종래 기술의 일실시예에 따른 폴리사이드간 콘택을 보여주는 수직단면도이다. 도 1을 참조하면, 소정 두께의 절연막으로 절연된 실리콘 기판 100상에 제1폴리실리콘(polysilicon)막 1 및 제1실리사이드막 2가 적층되어 형성되고 이를 열처리하여 제1폴리사이드층 10을 형성한다. 이후 제1폴리사이드 10 및 기판 100 전면에 층간절연막 8을 형성한다. 이후 층간절연막 8을 사진 공정 및 식각 공정을 통하여 콘택홀 50을 형성한다. 이후 제2폴리실리콘막 3을 콘택홀 50 및 층간절연막 상부에 걸쳐 스탠바이(standby) 온도가 섭씨 450 도(450℃)의 조건에서 침적한다. 이후 상기 제2폴리실리콘막 3 상부표면에 제2실리사이드막 4를 침적하여 적층한다. 이후 상기 제2폴리실리콘막 3 및 제2실리사이드막 4를 열처리하여 제2폴리사이드층 30을 형성한다.이러한 구조의 폴리사이드간 콘택저항의 증가는 제1폴리사이드층 10의 제1실리사이드막 2와 제2폴리사이드층 30의 제2폴리실리콘막 3의 계면사이에서 이상 성장하는 산화막이 그 주원인이다. 일반적으로 실리사이드막의 산화 과정은 실리콘 기판의 산화 과정과 유사한 것으로 알려져 있고 또한 실리사이드 막질의 특성중의 하나가 자기 보호산화막(self-passivation oxide)의 성장이 용이하다는 것이다. 소자의 동작전압이 고전압이거나 콘택 사이즈가 충분히 큰 경우에는 이러한 이상 산화막의 성장이 소자의 특성에 큰 영향을 미치지 못하지만 집적도를 높이기 위한 스케일 다운(Scale Down)이나 동작전압의 저전압화와 같은 환경에서는 이러한 이상 산화막으로 인하여 소자의 특성에 영향을 크게 미친다. 한편, 일반적인 반도체 소자 제조공정에서는 임의의 막질의 침적 또는 산화전에는 항상 세정 공정이 앞서 진행된다. 그리고 산성 세정액과 알카리 세정액은 세정 후 제1실리사이드 2의 표면의 거칠기(roughness)에 있어서 상호 차이가 있으며, 알카리 세정액으로 세정하면 산성 세정액 대비 더 높은 거칠기를 얻을 수 있다. 이러한 거칠기는 그 표면에 산화막이 생성되더라도 거칠기의 정도가 그대로 유지가 되며, 또한 세정후 거칠기가 큰 산화막은 산화막의 전기적 특성(항복전압 전계세기 및 항복 전압의 전하등의 특성) 및 절연 특성이 좋지 않아 누설전류가 발생한다. 그리고 실리사이드 식각 비율 측면에서는 산성 세정액 대비 알카리 세정액이 식각 비율이 더 크다. 도 1에서와 같은 구조에서는 제1폴리사이드층 10의 제1실리사이드막 2와 콘택으로 연결되는 제2폴리실리콘막 3을 침적하기 전의 상기 제1실리사이드막 2의 표면 세정방법으로 산성 세정액(HB(H₂SO₄+H₂O₂)+HF)을 사용한다. 따라서 거칠기가 적기 때문에 누설전류와 같은 전류들이 발생할 확률이 적어져서 결국 콘택 저항이 증가하게 되어 소자 특성이 저하되는 문제점이 있다. 또한 제1실리사이드 2가 노출된 상태에서 제2폴리실리콘 4를 침적시킬 때 임의의 침적 온도까지 램핑을 위한 스탠바이 온도가 고온일수록 콘택 계면에서의 산화막 성장이 빠르게 진행되고 이로 인하여 생성되는 두꺼운 산화막은 콘택 저항을 높이는 원인이 되는 문제점이 발생한다.

본 발명의 목적은 스탠바이 온도를 낮추어 폴리사이드를 침적하므로써 콘택 계면에서의 산화막 성장을 억제하므로써 폴리사이드간의 콘택 저항을 감소시킬 수 있는 반도체 메모리 장치의 제조방법을 제공함에 있다.

본 발명의 다른 목적은 콘택 형성시 폴리사이드 내부까지 깊게 오버 식각함으로써 폴리사이드간의 콘택저항 증가를 방지하여 소자 특성 저하를 방지할 수 있는 반도체 메모리 장치의 제조방법을 제공함에 있다.

도 1은 종래 기술의 일실시예에 따른 폴리사이드간 콘택을 보여주는 수직단면도.

도 2a ∼ 도 2f는 본 발명의 일실시예에 따른 폴리사이드간 콘택 형성 수순을 보여주는 공정단면도.

도 3a ∼ 도 3f는 본 발명의 다른 실시예에 따른 폴리사이드간 콘택 형성 수순을 보여주는 공정단면도.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 반도체 메모리 장치의 제조방법에 있어서, 전기적으로 절연된 실리콘 기판상에 제1폴리실리콘막을 형성하고 제1도전형 불순물을 주입하는 과정과, 상기 제1폴리실리콘막 상부에 제1실리사이드막을 침적하는 과정과, 사진 공정 및 식각 공정을 통하여 제1폴리사이드층을 패터닝하는 과정과, 상기 실리콘 기판 및 상기 제1폴리사이드층 상부에 층간절연막을 형성하는 과정과, 상기 층간절연막을 식각하여 콘택홀을 형성하는 과정과, 노출된 상기 제1실리사이드 상부표면을 습식 세정하는 과정과, 상기 콘택홀 내부 및 전면을 통하여 제2폴리실리콘막을 일정 침적온도까지 올리기 위한 시작 온도인 섭씨 300도로 형성하는 과정과, 상기 제2폴리실리콘막에 제1도전형의 불순물을 주입하는 과정과, 제2폴리사이드를 형성하기 위하여 상기 제2폴리실리콘막 상부표면에 제2실리사이드를 적층하는 과정과, 상기 제2실리사이드를 섭씨 850도 이상으로 열처리하는 과정을 포함한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.

도 2a ∼ 도 2f는 본 발명의 일실시예에 따른 폴리사이드간 콘택 형성 수순을 보여주는 공정단면도들이다. 도 2a ∼ 도 2f를 참조하면, 도 2a는 제1폴리실리콘 5를 절연된 실리콘 기판(이후 기판으로 통칭함) 100상에 침적하고, 제1폴리실리콘 5의 저항을 낮추기 위해 인(Phosphorous)과 같은 엔형 불순물 예를들면 제1도전형 불순물을 이온주입공정 또는 확산공정을 통하여 주입시킴을 보여준다. 도 2b는 전도성이 뛰어난 제1폴리사이드 7을 형성하기 위하여 제1실리사이드 6을 침적함을 보여준다. 도 2c는 사진 공정 및 식각 공정을 통하여 제1폴리사이드 7을 형성한 후 하부 막질과 상부 막질을 전기적으로 절연시키기 위한 절연막 8을 형성함을 보여준다. 도 2d는 사진 공정 및 식각 공정을 통하여 제1폴리사이드 7과 이후 형성될 제2폴리사이드 12를 연결하기 위한 콘택홀 9를 형성한다. 이때 제2폴리실리콘 10을 침적하기 전 세정은 알카리 세정액(NH₄0H+H₂O₂+H₂O+HF)을 사용한다. 이것은 콘택 사이즈가 작은 경우에 콘택 저항이 높기 때문에 알카리 세정액(NH₄0H+H₂O₂+H₂O+HF)를 사용하여 거칠기가 증가하여 누설전류등이 증가하므로 콘택 사이즈가 작은 경우에서도 콘택 저항이 줄어든다. 도 2e는 제1폴리사이드 7과 연결되는 제2폴리실리콘 10을 침적함을 보여준다. 제2폴리실리콘 10 침적시 임의의 침적 온도까지의 램핑(ramping)을 위한 스탠바이 온도는 300℃ 또는 더 낮은 온도를 이용한다. 제1폴리실리콘 5와 마찬가지로 제2폴리실리콘 10의 저항을 낮추기 위하여 엔형 도펀트(dopant)를 주입하거나, 또는 엔형의 불순물이 도핑되어 있는 폴리실리콘을 사용하기도 한다. 도 2f는 제1실리사이드 6의 목적과 동일하게 전도성이 뛰어난 제2폴리사이드 12를 형성하기 위하여 제2실리사이드 11을 침적하고 850℃이상의 열처리를 수행한다.

도 3a ∼ 도 3f는 본 발명의 다른 실시예에 따른 폴리사이드간 콘택 형성 수순을 보여주는 공정단면도들이다. 도 3a ∼ 도 3f를 참조하면, 전술한 도 2a ∼ 도 2c와 도 3a ∼ 도 3c는 동일한 공정으로 진행된다. 도 3d는 사진 공정 및 식각 공정을 통하여 제1폴리사이드 7과 제2폴리사이드 12를 연결하기 위하여 콘택홀 9를 형성한다. 이때, 제2폴리실리콘 10을 침적하기 전 세정은 알카리 세정액을 사용하여 제1실리사이드 6을 10％ 이상 식각한다. 도 3e 및 도 3f는 상기 도 2e 및 도 2f와 동일한 공정으로 진행되어 제2폴리사이드 12를 형성함을 보여준다. 한편, 제2폴리실리콘의 침적 전 세정을 산성 세정액(HB+HF)과 알카리 세정액(SC1+HF)으로 스플릿(Split) 적용한 후의 콘택 저항을 살펴보면, 알카리 세정액을 제2폴리실리콘 침적 전 세정에 적용할 시 하부 폴리사이드층의 실리사이드막 예를들면 제1실리사이드막이 오버에치(Overetch)됨으로 인해 콘택 저항의 증가를 방지하는 효과를 가져온다. 산성 세정액을 세정에 사용할 때의 콘택 저항은 단위면적당 12.24 Kohm이고 알카리 세정액을 세정에 사용할 때의 콘택 저항은 4.98이다. 따라서 산성 세정액 보다 알카리 세정액을 사용할 때의 콘택 저항이 훨씬 적음을 알 수 있다. 그리고 제1폴리사이드층의 제1실리사이드막과 제2폴리사이드층의 제2폴리실리콘막 사이 콘택 계면에서의 이상 산화막 성장 측면에서 살펴보면, 종래 기술에서는 제1폴리사이드층과 제2폴리사이드층을 연결시키기 위한 제2폴리실리콘막을 침적시킬 때 임의의 침적 온도까지 램핑(ramping)을 위한 스탠바이 온도로 450℃를 사용하였으나 이 스탠바이 온도를 300℃로 하여 콘택 저항을 낮추는 것이 본 발명이다. 스탠바이 온도가 고온일수록 콘택 계면에 생성되는 산화막이 두껍게 형성되며 동시에 생성속도도 빠르다. 그래서 램핑을 위한 스탠바이 온도를 300℃로 낮추어 제2폴리실리콘막의 침적 진행시 콘택 계면에서의 산화막 성장을 억제 시켜 제1 및 제2폴리사이드간 콘택 저항을 감소시킨다. 한편, 램핑을 위한 스탠바이 온도를 450℃와 300℃로 각각 적용하였을 때, 각각의 콘택 저항은 단위면적당 18.98, 7.94이다. 따라서 제2폴리실리콘막 침적시 램핑을 위한 스탠바이 온도가 저온으로 갈수록 콘택 저항은 낮아진다.

상기한 본 발명에 따르면, 폴리실리콘에 이온주입하고 그 상부에 실리사이드를 적층시켜 폴리사이드 구조를 형성하고, 실리사이드 표면 세정시 알카리 세정액을 사용하여 거칠기를 증대시킴과 동시에 하부의 실리사이드를 오버에치하여 콘택 저항을 낮추며, 상부 폴리실리콘 침적시 램핑을 위한 스탠바이 온도를 종래 보다 더 낮은 온도로 설정하여 침적함으로써 하부 실리사이드 표면의 자연산화막 생성을 줄임으로써 폴리사이드간 콘택 저항을 줄이고 전도성이 뛰어난 폴리사이드를 형성하는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (3)

1. 반도체 메모리 장치의 제조방법에 있어서,

   전기적으로 절연된 실리콘 기판상에 제1폴리실리콘막을 형성하고 제1도전형 불순물을 주입하는 과정과,

   상기 제1폴리실리콘막 상부에 제1실리사이드막을 침적하는 과정과,

   사진 공정 및 식각 공정을 통하여 제1폴리사이드층을 패터닝하는 과정과,

   상기 실리콘 기판 및 상기 제1폴리사이드층 상부에 층간절연막을 형성하는 과정과,

   상기 층간절연막을 식각하여 콘택홀을 형성하는 과정과,

   노출된 상기 제1실리사이드 상부표면을 습식 세정하는 과정과,

   상기 콘택홀 내부 및 전면을 통하여 제2폴리실리콘막을 일정 침적온도까지 올리기 위한 시작 온도인 섭씨 300도로 형성하는 과정과,

   상기 제2폴리실리콘막에 제1도전형의 불순물을 주입하는 과정과,

   제2폴리사이드를 형성하기 위하여 상기 제2폴리실리콘막 상부표면에 제2실리사이드를 적층하는 과정과,

   상기 제2실리사이드를 섭씨 850도 이상으로 열처리하는 과정을 포함함을 특징으로 하는 반도체 메모리 장치의 제조방법.
2. 제1항에 있어서, 상기 습식 세정이 알카리 세정액으로 수행됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
3. 제2항에 있어서, 상기 알카리 세정액은 NH₄0H+H₂O₂+H₂O+HF로 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.