KR100268101B1 - 폴리사이드 게이트 - Google Patents
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Abstract
본 발명은 폴리사이드 게이트를 박형의 폴리실리콘/ 실리사이드/ 폴리실리콘 구조로 형성하여 종래의 폴리사이드 구조에서 발생되는 실리사이드의 응집(agglomation) 현상이나 막질간의 리프팅(lifting) 현상을 억제시킴으로써, 고집적 반도체 소자의 신뢰성을 향상시키고 게이트의 배선 저항을 감소시킨 것이다.
Description
제1도는 본 발명에 의한 폴리사이드 게이트 구조를 도시한 단면도,
제2도는 종래의 폴리사이드 게이트 구조를 도시한 단면도,
제3도는 종래 폴리사이드 게이트의 후속 열처리 공정에 의한 특성 불량을 나타내는 단면도이다.
본 발명은 고집적 반도체 소자의 게이트 구조에 관한 것으로서, 특히 실리사이드/폴리실리콘 구조의 저저항 폴리사이드 게이트에 관한 것이다.
반도체 소자가 고집적화 되어감에 따라 층간 배선 및 게이트 전극으로 사용되던 다결정 실리콘(poly-Si)은 높은 저항으로 인한 RC 지연 시간 및 전압강하 문제가 대두됨으로써, 상대적으로 낮은 전기저항을 갖는 실리사이드 물질로 대체되게 되었다. 이에 따라, 실리콘 반도체의 게이트 전극 재료로서 실리사이드/폴리실리콘 구조의 폴리사이드(polycide) 게이트 구조가 제안되었다.
통상의 폴리사이드 게이트 구조는 제2도에 도시된 바와 같이, 실리콘 기판(10) 상부에 폴리실리콘(14)과 실리사이드(16)가 적층 구조로 형성되어 있으며, 이들을 절연하기 위해 하, 측면에 게이트 산화막(12)과 측면 산화막(18)이 각각 형성되어 있다. 이러한 구성을 갖는 폴리사이드 게이트는 저저항 접속이 가능하며 그 위에 산화막을 기를 수 있는 장점을 가지고 있지만, 후속의 열처리 공정에 의해 여러 특성이 제한을 받는다.
상기 실리사이드(16) 박막은 증착만한 상태(As-deposited)에서는 상대적으로 높은 전기 저항을 갖기 때문에 저항을 낮추기 위한 열처리 공정이 필수적인데, 이때의 고온 열처리 공정은 저항을 낮추는 목적을 달성할 수 있지만 막질 변화를 일으키는 여러가지 부수적인 현상이 수반된다. 이러한 현상은 실리사이드(16) 위에 버퍼 산화막을 형성하기 위한 고온 산화시에도 발생한다.
제3도는 실리사이드 산화시나 실리사이드 반응(Silicidation) 중 또는 후속 열처리시 폴리사이드 구조에서 나타나는 불량 상태를 도시한 도면으로서, (A)는 하부 폴리실리콘 소모 (consumption) 현상을, (B)는 실리사이드 리프팅(lifting) 현상을 각각 나타낸 것이다. 이러한 현상들은 열역학적으로 폴리실리콘(14) 표면과 실리사이드(16)와의 계면, 실리사이드 표면의 에너지가 균형을 이루려고 하기 때문에 생긴다. 즉, 폴리실리콘(14)과 실리사이드(16) 계면에 자연 산화막(native oxide)(15)이 존재하거나 실리사이드의 표면 거칠음(roughness)이 큰 경우, 제3(a)도와 같이 표면에너지를 최소화하기 위해 실리사이드가 뭉치게 되거나, 제3(b)도와 같이 막질간의 리프팅 현상이 발생하여 궁극적으로, 신뢰성(reliability)이 저하되고 폴리사이드 게이트의 선(line) 저항이 증가되고 있다.
더욱이, 열처리에 의해 폴리실리콘(14)의 도판트들이 실리사이드(16) 쪽으로 외부 확산(out-diffusion) 되어 폴리사이드 구조로 형성된 트랜지스터의 특성을 변화시키기도 한다. 또한, 폴리사이드 표면이 산소가 함유된 높은 온도의 분위기에서 장시간 노출되었을 경우, 폴리실리콘이 소모되어 실리사이드가 기판에 맞닿아 저항 및 문턱전압의 불량을 유발시킬 수 있다.
따라서, 본 발명은 상기와 같은 제반 문제점들을 해소하기 위해 안출된 것으로서, 그 목적은 실리사이드/폴리실리콘 구조의 폴리사이드 막질간의 소모 현상이나 리프팅 현상을 효율적으로 방지할 수 있는 폴리사이드 게이트를 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명은 반도체 기판상에 소스 및 드레인과 절연되어 형성되는 실리사이드/폴리실리콘 구조의 폴리사이드 게이트에 있어서, 상기 실리사이드의 응집 현상이나 막질간의 리프팅 현상을 제거하기 위하여 실리사이드 상부에 매우 얇은 폴리실리콘을 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
제1도는 본 발명에 의한 폴리사이드 게이트 구조를 나타낸 도면으로서, 앞선 도면들의 대응하는 부분들과 동일하게 구성된 부분들은 동일한 참조부호가 부여되며, 그의 설명은 생략될 것이다. 도시된 바와 같이, 본 발명의 폴리사이드 게이트는 실리사이드(16) 상부에 충분히 얇은 폴리실리콘(20)을 형성시킴으로써 폴리사이드 산화 시 또는 열처리 시 필요한 실리콘 입자를 공급하여 실리사이드(16) 하부에 형성된 폴리실리콘(14)에서의 실리콘 입자의 확산을 차단시켜 실리콘 입자의 확산에 따른 막질간의 구조적 문제를 효율적으로 해결하였다.
다음은 상술한 구조를 갖는 본 발명의 폴리사이드 게이트의 제조방법을 간단히 살펴본 것이다.
먼저, 소정 도전형의 실리콘 기판(10)을 혈 산화시켜 약 160Å 두께의 게이트 산화막(12)을 성장시키고 저압화학 기상증착법 (LPCVD)을 사용하여 폴리 실리콘(14)을 대략 3000 Å 정도 증착한다. 이때, 폴리실리콘(14)의 도핑은 POCl3로 진행하고, 실리사이드를 증착하기 전에 자연 산화막을 제거하기 위해 10:1 HF 용액에서 수십초 동안 세척한다. 실리사이드 형성은 저압화학기상증착법(LPCVD)으로 이루어진다. 이때, 실리사이드를 증착한 후에 열처리할 수도 있다. 다음, 폴리실리콘을 증착하여 매우 얇은 폴리실리콘(20)을 형성하고, 산화막을 증착한 후 식각하여 스페이서로서 측벽산화막(18)을 형성하면, 제1도에 도시된 바와 같은 폴리실리콘/실리사이드/폴리실리콘 구조의 폴리사이드 게이트가 제작된다. 필요에 따라 열산화 공정을 진행하여 후속의 소스 및 드레인을 정의하기 위한 이온주입시의 완충 역활을 하는 버퍼산화막(19)을 형성할 수도 있다. 이때, 상기 실리사이드(16) 상부에 형성되는 두번째 폴리실리콘(20)의 두께는 제3도에 도시한 버퍼산화막(19) 성장시 요구되는 실리콘 입자수를 가질만큼 충분히 얇다.
상술한 바와 같이, 본 발명의 폴리사이드 게이트는 실리사이드에서 발생하는 여러 현상들을 제거하기 위하여 실리사이드가 샌드위치되도록 상부 폴리실리콘/실리사이드/하부 폴리실리콘 구조로 형성함으로써, 실리사이드 산화시 산화막을 성장하는데 필요한 실리콘 입자를 산화에 필요한 만큼의 두께로 증착된 상부 폴리실리콘으로 공급할 수 있다. 따라서, 종래의 폴리사이드 구조에서 발생되는 불량을 막을 수 있다.
이상 설명한 바와 같이, 본 발명은 폴리사이드 상부에 박형의 폴리실리콘을 형성하여 종래의 폴리사이드 구조에서 발생되는 폴리사이드의 소모 현상이나 막질간의 리프팅 현상을 억제시킴으로써, 고집적 반도체 소자의 신뢰성을 향상시킬 수 있을 뿐만아니라 게이트의 배선 저항을 감소시킬 수 있다.
Claims (3)
- 반도체 기판상에 소스 및 드레인과 절연되어 형성되는 실리사이드(silicide) /폴리실리콘(poly-Si) 구조의 폴리사이드(polycide) 게이트에 있어서, 상기 실리사이드 상부에 폴리실리콘의 소모(consumption) 현상이나 막질간의 리프팅(lifting) 현상을 제거하기 위하여 충분히 얇은 두께를 갖는 폴리실리콘을 형성함을 특징으로 하는 폴리사이드 게이트.
- 다층막 구조의 게이트를 갖는 반도체 장치에 있어서, 반도체 기판위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 제1 폴리실리콘층과, 상기 제1 폴리실리콘층 위에 형성된 실리사이드층과, 상기 실리사이드층 위에 형성된 제2폴리실리콘층과, 상기 게이트 절연막, 제1 폴리실리콘층, 실리사이드층 및 제2 폴리실리콘층의 측벽에 형성된 스페이서로 구성되는 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서, 상기 제2 폴리실리콘층은 후속 공정인 산화시 상기 실리사이드층에 필요한 실리콘 입자를 충분히 공급할 수 있는 최소한의 두께를 갖는 것을 특징으로 하는 반도체 장치.
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