KR960013635B1 - 트렌치형 캐패시터와 트랜지스터 연결을 위한 반도체 장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

트렌치형 개패시터와 트랜지스터 연결을 위한 반도체 장치의 제조방법

제1도는 종래기술에 따라 트렌치형 개패시터돠 트랜지스터를 연결하는 DRAM의 제조 공정도.

제2도는 본 발명의 일실시예레 따라 트렌치형 캐패시터와 트랜지스터를 연결하는 DRAM의 제조 공정도.

* 도면의 주요부분에 대한 부호의 설명

21:반도체 기판 22:게이트 전극

23:접합층 24:유전물질

25:절연용 산화막 26:유전막

27:전이금속막 28:게이트 산화막

29:보호용 산화막 30:실리사이드막

31:전이금속 산화막

본 발명은 반도체 장치인 디램(DRAM) 제조 방법에 관함 것으로, 특히 트렌치형 캐패시터와 트랜지스터의 접합층을 연결시키는 방법에 관한 것이다.

일반적인 DRAM제조 공정에서의 고집적화느느 셀의 면적감소를 가져오는데 반해 캐패시턴스의 용량은 증가되어야 한다. 이러한 상층된느 문제점을 해결하기 위하여 트렌치(trench)형 및 적층형을 사용하여 최대한의 캐패시턴스를 증가시켜 오고 있다.

제1도는 중래기술에 따라 트렌치형 캐패시터와 트랜지스터를 연결하는 DRAM의 제조 공정도로서, 이를 통해 종래기술을 살펴본다.

먼저, 제1도(a)는 포토마스크 공정으로 반도체 기판(1)의 소정부위를 식각하여 트렌치를 형성하고, 상기 트렌치에 유전막(6)과 매립형 유전물질(4)을 순차적으로 형성한 다음, 상기 트렌치가 형성되지 않은 반도체 기판(1)에 게이트 산화막(8), 게이트 전극(2) 및 접합층(3)으로 이루어지는 트랜지스터를 헝성하고, 전체구조 상부에 층간 절연용 산화막(5)을 형성한 상태의 단면도이다.

제1도(b)와 같이 트랜지스터와 캐패시터를 연결하기 위하여 상기 접합층(3) 및 상기 유전물질(4)의 일부가 노출되도록 산화막(5)을일부를 포토마스크 공정에 의해 선택제거한다.

이어서, 제1도(c)와 같이 전체구조 상부레 폴리실리콘막(7)을 증착하고, 제1도(b)와 같이 포토마스크 공정으로 상기 증착된 폴리실리콘막(8)을 선택식각하여 식각되고 남은 폴리실리콘막 패턴(7a)으로 캐패시터와 트랜지스터를 연결시킨 상태의 단면도이다.

상기 종래와 같은 방법의 캐패시터와 트랜지스터의 연결은 연결용 폴리실리콘을 형성시키기 위해 식각하는 동안 폴리실리콘의 스트링거(Stringer)가 남아 배선간에 합선을 일으켜 소자를 불량하게 만들며, 또한 포토마스크 작업을 이용함으로써 공정이 번거롭고 공정시간이 길어지는 문제점이 있었다.

본 발명은, 트렌치형 캐패시터와 트랜지스터를 연결함에 있어, 연결용 전도막의 형성이 포토마스킹 공정을 사용하지 않아 공정이 감소화되고 스트링거에 의한 배선간에 합선을 방지하는 반도체 장치의 제조 방법을 제공함을 그 목적으로 한다.

상기 목적을 달성하기 위하여 본 발명은, 트렌치형 캐패시터와 트랜지스터가 형성된 웨이퍼를 덮고 있는 층간절연막을 선택식각하여 캐패시터의 전극과 트랜지스터의 접합층을 일부 노출시킨 후, 상기캐패시터의 전극과 접합층을 상호 연결시키시 위한 반도체 장치의 제조 방법에 있어서, 상기 노출된 전극 및 접합층과 콘택되도록 전체구조 상부에 전이금속막을 형성하는 단계; 상기 전이금속막상에 이후의 공정으로부터 상기 전이금속막의 보호를 위해 보호막을 형성하는 단계; 열처리하여 상기 노출된 전극 및 접합층과 콘택 계면을 갖는 전이금속막을 실리사이드화하는 단계; 상기 보호막을 제거하는 단계; 및 산소원자를 이온주입하고 산소분위기 하에서 산화시켜 상기 실리사이드화되지 않고 잔류하는 전이금속막을 전이금속 산화막으로 형성하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면 제2도를 참조하여 본 발명에 따른 일실시예를 상세히 살펴본다.

본 발명은 트렌치형 캐패시터와 트랜지스터를 연결함에 있어, 연결용 전도막 형성시 전이금속막이 자기정렬된 선택 증착법을 이용하여 손윕게 연결용 전도막 패턴을 형성시키며, 필요없는 전이금속막은 산화기켜 전이금속 산화막을 만들어 주는 방법을 사용한다.

제2도는 본 발명의 일실시예에 따라 트렌치형 캐패시터와 트랜지스터를 연결하는 DRAM의 제조 공정도이다.

먼저, 제2도(a)는 트렌치형 캐패시터와 트랜지스터를 형성된 웨이퍼를 덮고 있는 층간 절연용 산화막(25)을 선택식각하여 캐패시터의 전극과 트랜지스터의 접합층을 일부 노출시키고 노출된 이들을 상호 연결시키기 위하여, 전이금속막(27)과 보호용 산화막(29)을 차레로 작층한 상태의 단면도이다.

여기서, 전이금속막(27)의 상부에 산화막(29)을 형성시킨 이유는 후속 열공정에 의하여 다른 가스와 전이금속막(27)이 반응하는 것을 방지하기 위함이다. 이때의 산화막(29) 두께는 약 100∼1000Å이다.

그리고, 미설명 도면부호 '21'은 반도체 기판, '22'는게이트 전극, '23':접합층, '24'는 캐패시터 전극용 유전물질, '26'은 유전막을 각각 나태낸다.

이어서, 제2도(b)와 같이, 약 500∼1000℃의 온도로 열쳐리(어닐링)하여 접합층(23)과 전이금속막(27),그리고 유전물질(24)과 전이금속막(27)이 상호 접하고 있는 계면에 실리사이드막(30)을 형성한다.

이어서,제2도(c)는 산화막(29)을 완전히 제거한 다음에, 길사이드막(30)으로 변하지않은 전이금속막(27)에 산소원자를 20keV 내지 50keV,1014cm-2로 이온주입한 후, 산소분위기 하에서 약 500∼1000℃ 정도로 산화시켜 전이그목 산화막(31)을 형성한다. 전이금속막(31)은 절연막이므로 제거하지 않아도 된다.

본 발명의 일실시예에 따른 트렌치 캐패시터와 트랜지스터의 연결 방법은 포토마스프 공정을 통한 식각공정이 아닌 전이금속막의 선택적 형성 방법으로 연결용 전도막 패턴을 형성하여 줌으로써, 공정의 복잡성을 해소하게 되며, 실리사이드막을 형성하고 남은 전이금속막에 산소원자의 이온주입 및 어닐링으로 전이금속 산화막으로 변화시켜 절연체로 작용하도록 함으로써 배선간의 합선 등을 완전히 배제하여 전기적 특성이 양호한 DRAM을 얻을 수 있다.

본 발명은 공정의 간소화레 따라 결함의 발생확률을 감소시키고 생산성을 증대시키며, 배선간의 합선을 방지하여 소자의 특성 향상 및 수율을 증대시키는 효과가 있다.

Claims (5)

1. 트렌치형 캐패시터와 트랜지스터가 형성된 웨이퍼를 덮고 있는 층간절연막을 선택식각하여 캐패시터의 전극과 트랜지스터의 접합층을 일부 노츨시킨 후, 상기 캐패시터의 전극과 접합층을 상호 연결시키기 위한 반도체 장치의 제조 방법에 있어서, 상기 노출된 전극 및 접합층과 콘택되도록 전체구조 상부에 전이금속막을 형성하는 단계; 상기 전이금속막상에 이후의 공정으로부터 상기 전이금속막의 보호를 위해 보호막을 형성하는 단계; 열처리하여 상기 노출된 전극 및 접합층과 콘택 계면을 갖는 전이금속막을 실리사이드화하는 단계; 상기 보호막을 제거하는 단계; 및 산소원자를 이온주입하고 산소분위기 하에서 산화시켜 상기 실리사이드화되지 않고 잔류하는 전이금속막을 전이금속 산화막을로 형성하는 단곌를 포함하여 이루어진 반도체 장치의 제조 방법.
2. 제1항에 있어서, 상기 보호막은 후속 공정의 다른 가스와 전이금속막의 반응을 방지하는 산화막으로 두께가 100Å 내지 1000Å인 것을 특징으로 하는 반도체 장치의 제조 방법.
3. 제1항에 있어서, 상기 실리사이드화를 위한 열처리 온도는 500℃ 내지 1000℃인 것을 특징으로 하는 반도체 장치의 제조 방법.
4. 제1항에 있어서, 상기 전이금속 산화막의 형성을 위한 산화는 500℃ 내지 1000℃에서 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
5. 제1항에 있어서, 상기 산소우너자 이온주입은 20keV내지 50keV, 고속에너지로 1014cm-2내지 1019cm-2원자를 이온주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.