KR20000042854A - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 콘택홀 변형을 방지함과 동시에 누설전류 및 콘택저항을 최소화할 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 금속배선 형성방법은 상부에 금속 실리사이드층이 형성된 도전층 패턴을 구비한 반도체 기판 상에 제 1 및 제 2 절연막을 순차적으로 증착하는 단계; 제 1 및 제 2 절연막을 제 1 열처리공정으로 열처리하는 단계; 제 2 절연막 상에 제 3 절연막을 형성하는 단계; 제 3 절연막의 표면을 평탄화하여 제 1 내지 제 3 절연막으로 이루어진 층간절연막을 완성하는 단계; 층간절연막을 제 2 열처리공정으로 열처리하는 단계; 및, 도전층 패턴의 일부가 노출되도록 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함한다. 본 실시예에서, 제 1 열처리공정은 확산노에서 700 내지 800℃의 온도로 25 내지 35분 동안 진행하고, 제 2 열처리공정은 확산노에서 700 내지 730℃의 온도로 35 내지 45분동안 진행한다.
Description
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 콘택홀의 변형을 방지함과 동시에 콘택저항 및 누설전류를 최소화할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
대부분의 집적회로에서 낮은 비저항과 고온의 안정도를 가지는 금속 실리사이드는 콘택재료로서 널리 사용된다. 금속 실리사이드는 몰리브덴, 탄탈륨, 티타늄, 텅스텐, 코발트, 니켈, 백금등의 전이금속과 실리콘이 반응한 화합물이다.
종래에는 금속 실리사이드층을 이용하여 다음과 같은 방법으로 배선을 형성하였다. 도시되지는 않았지만, 게이트 및 확산영역을 구비한 반도체 기판을 준비한 다음, 게이트 및 확산영역 상에 자기정렬된 금속 실리사이드층을 형성한다. 그런 다음, 층간절연막을 형성하고 표면을 평탄화처리한 후, 층간절연막을 식각하여 금속 실리사이드층의 일부를 노출시킴으로써 콘택홀을 형성한다. 그리고 나서, 누설전류를 방지하기 위하여 콘택홀에 이온을 주입한 다음, 콘택홀 표면 및 층간절연막 상에 배리어 금속막을 형성한다. 그 후, 이온의 활성화 및 식각시 일부 제거된 부분의 실리사이드층을 재형성하기 위하여 급속열처리(Rapid Thermal Annealing)를 진행한 다음, 배선용 금속막을 증착한 후 패터닝하여 배선을 형성한다.
그러나, 상기한 급속 열처리 공정의 진행시 열처리 온도가 800℃ 이상이 되면, 배리어 금속막과, 배리어 금속막과 콘택홀의 계면의 금속씰링(Metal sealing)이 심하게 깨져서 콘택홀이 변형되는 문제가 발생된다. 또한, 깨진 금속파편은 소자의 내부로 흩어져서 소자의 특성을 저하시킨다. 반면, 이러한 문제를 방지하기 위하여 열처리 온도를 낮추면 누설전류가 발생될 뿐만 아니라 콘택저항이 증가하는 문제가 야기되어, 결국 소자의 신뢰성을 저하시킨다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 콘택홀 변형을 방지함과 동시에 누설전류 및 콘택저항을 최소화할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도이다.
〔도면의 주요 부분에 대한 부호의 설명〕
20 : 반도체 기판 21 : 필드 산화막
22 : 게이트 산화막 23 : 게이트
24 : LDD 영역 25 : 스페이서
26 : 소오스/드레인 영역 27A : 티타늄막
27 : 티타늄 실리사이층 28, 29, 30 : 제 1 내지 제 3 절연막
100 : 층간절연막 31 : 콘택홀
32 : 배리어 금속막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속배선 형성방법은 상부에 금속 실리사이드층이 형성된 도전층 패턴을 구비한 반도체 기판 상에 제 1 및 제 2 절연막을 순차적으로 증착하는 단계; 제 1 및 제 2 절연막을 제 1 열처리공정으로 열처리하는 단계; 제 2 절연막 상에 제 3 절연막을 형성하는 단계; 제 3 절연막의 표면을 평탄화하여 제 1 내지 제 3 절연막으로 이루어진 층간절연막을 완성하는 단계; 층간절연막을 제 2 열처리공정으로 열처리하는 단계; 및, 도전층 패턴의 일부가 노출되도록 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함한다.
본 실시예에서, 제 1 열처리공정은 확산노에서 700 내지 800℃의 온도로 25 내지 35분 동안 진행하고, 제 2 열처리공정은 확산노에서 700 내지 730℃의 온도로 35 내지 45분동안 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1e는 본 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(20) 상에 공지된 LOCOS(LOCal Oxidation of Silicon) 기술로 소자간 분리를 위한 필드 산화막(21)을 형성하고, 기판 전면에 게이트 산화막 및 폴리실리콘막을 순차적으로 형성한다. 그런 다음, 폴리실리콘막 및 게이트 산화막을 패터닝하여 게이트 산화막(22)이 개재된 게이트(23)를 형성하고, 게이트(23) 양 측의 기판으로 LDD(Lightly Doped Drain) 이온을 주입하여 LDD 영역(24)을 형성한다. 그리고 나서, 기판 전면에 절연막을 증착하고 게이트(23)의 표면이 노출되도록 블랭킷 식각하여 게이트(23)의 측벽에 스페이서(25)를 형성하고, 스페이서(25) 양 측의 기판으로 고농도 불순물 이온을 주입하여 소오스/드레인 영역(26)을 형성한다. 그런 다음, 불순물 이온의 활성화를 위하여 제 1 열처리를 진행한다. 제 1 열처리는 확산로(diffusion furnace)에서 800 내지 900℃, 바람직하게 850℃의 온도로 질소분위기에서 25 내지 35, 바람직하게 30분 동안 진행하거나, 급속 열처리 장치에서 900 내지 1,100℃의 온도로 수십초동안 진행한다.
도 1b를 참조하면, 도 1a의 구조 상에 몰리브덴, 탄탈륨, 티타늄, 텅스텐, 코발트, 니켈, 백금으로 이루어진 전이금속 중 선택되는 하나의 금속막, 예컨대 티타늄막(27A)을 증착한다. 그런 다음, 제 2 열처리를 진행하여 실리콘과 티타늄을 반응시켜, 도 1c에 도시된 바와 같이, 게이트(23) 및 소오스/드레인 영역(26) 상부에 티타늄 실리사이드층(27)을 각각 형성하고, 미반응된 티타늄을 습식식각으로 제거한다. 상기 제 2 열처리는 급속 열처리 장비를 이용하여 질소 또는 아르곤 분위기로 650 내지 700℃의 온도에서 수십초 동안 진행한다. 또한, 습식식각은 1 : 1 : 5의 NH4OH : H2O2: H2O의 혼합액을 이용하여 진행한다. 그런 다음, 티타늄 실리사이드층(27)을 저저항의 안정한 상태로 전이시키기 위하여 제 3 열처리를 진행한다. 제 3 열처리는 급속 열처리 장비를 이용하여 질소 또는 아르곤 분위기에서 850 내지 900℃의 온도에서 수십초 동안 진행한다.
도 1d를 참조하면, 도 1c의 구조 상에 화학기상증착(Chemical Vapor Deposition; CVD)으로 제 1 및 제 2 절연막(28, 29)을 순차적을 증착하고, 제 4 열처리를 진행한다. 제 4 열처리는 확산노에서 700 내지 800℃의 온도로 25 내지 35, 바람직하게 30분 동안 진행한다. 그런 다음, 제 2 절연막(29) 상에 제 3 절연막(30)을 증착하고, 평탄화 공정으로 제 3 절연막(30)의 표면을 평탄화시킴으로써 층간절연막(100)을 형성한 다음, 금속씰링 및 이후의 콘택홀 변형 및 배리어 금속막의 깨짐을 방지하기 위하여 제 5 열처리를 진행한다. 제 5 열처리는 확산노에서 700 내지 730℃의 온도로 35 내지 45, 바람직하게 40분동안 진행한다.
도 1e를 참조하면, 층간절연막(100)을 티타늄 실리사이드층(27)의 일부가 노출되도록 식각하여 콘택홀(31)을 형성하고, 누설전류를 방지하기 위하여 플러그 이온주입을 실시한다. 플러그 이온주입은 P-플러그에 BF2이온을 50 내지 65KeV의 에너지와, 8×1014의 도즈량으로 주입하고, N-플러그에 P이온을 55 내지 70Kev의 에너지와 1×1015의 도즈량으로 주입한다. 그리고 나서, 콘택홀(31)의 표면 및 층간절연막(31) 상에 배리어 금속막(32)을 증착한다. 배리어 금속막(32)은 도시되지는 않았지만, 물리증착방식(Physical Vapor Deposition; PVD)으로 티타늄막과 티타늄 질화막을 적층하여 형성하거나, PVD로 티타늄막을 200 내지 450℃의 온도에서 증착한 다음, 그 상부에 티타늄 질화막을 CVD로 증착하여 형성한다. 이때, 티타늄막은 400Å의 두께로 형성하고, 티타늄 질화막은 700Å의 두께로 형성한다. 그 후, 이온의 활성화 및 식각시 일부 제거된 부분의 티타늄 실리사이드층을 재형성하기 위하여, 급속 열처리 장비로 질소 또는 암모니아 분위기에서 800 내지 870℃의 온도로 수십초 동안 제 6 열처리를 진행한다.
그리고 나서, 도시되지는 않았지만, 배선용 금속막을 증착한 후 패터닝하여 배선을 형성한다.
상기한 본 발명에 의하면, 콘택홀을 형성하기 전에 층간절연막을 미리 열처리하여 수축시킴으로써, 콘택홀 형성 후 진행되는 열처리에 의해 콘택홀 변형이 방지된다. 또한, 이러한 열처리에 의해 금속 씰링의 깨짐 현상과 배리어 금속막의 깨짐현상이 방지될 뿐만 아니라, 누설전류 및 콘택저항이 최소화됨으로써, 소자의 신뢰성이 대폭 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (9)
- 상부에 금속 실리사이드층이 형성된 도전층 패턴을 구비한 반도체 기판 상에 상기 제 1 및 제 2 절연막을 순차적으로 증착하는 단계;상기 제 1 및 제 2 절연막을 제 1 열처리공정으로 열처리하는 단계;상기 제 2 절연막 상에 제 3 절연막을 형성하는 단계;상기 제 3 절연막의 표면을 평탄화하여 제 1 내지 제 3 절연막으로 이루어진 층간절연막을 완성하는 단계;상기 층간절연막을 제 2 열처리공정으로 열처리하는 단계; 및,상기 도전층 패턴의 일부가 노출되도록 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 제 1 열처리공정은 확산노에서 700 내지 800℃의 온도로 25 내지 35분 동안 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 제 2 열처리공정은 확산노에서 700 내지 730℃의 온도로 35 내지 45분동안 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 콘택홀을 형성하는 단계 이후에,상기 콘택홀로 플러그 이온을 주입하는 단계;상기 이온주입된 콘택홀 내부 및 상기 층간절연막 상에 배리어 금속막을 형성하는 단계; 및,상기 결과물 구조의 기판을 제 3 열처리 공정으로 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 4 항에 있어서, 상기 배리어 금속막은 티타늄과 티타늄 질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 5 항에 있어서, 상기 티타늄과 티타늄 질화막은 물리증착방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 5 항에 있어서, 상기 티타늄막은 물리기상증착 방식으로 200 내지 450℃의 온도에서 증착하고, 상기 티타늄 질화막은 화학기상증착 방식으로 증착하는 것을 특징으로 하는 반도체 금속배선 형성방법.
- 제 6 항 또는 제 7 항에 있어서, 상기 티타늄막은 400Å의 두께로 형성하고, 상기 티타늄 질화막은 700Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 4 항에 있어서, 상기 제 3 열처리 공정은 급속 열처리 장비로 질소 또는 암모니아 분위기에서 800 내지 870℃의 온도로 수십초 동안 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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| KR1019980059146A KR20000042854A (ko) | 1998-12-28 | 1998-12-28 | 반도체 소자의 금속배선 형성방법 |
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ID=19566107
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408682B1 (ko) * | 2000-11-14 | 2003-12-06 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| KR100890309B1 (ko) * | 2007-06-19 | 2009-03-26 | 주식회사 동부하이텍 | 반도체 소자의 금속패드 식각방법 |
| KR100891519B1 (ko) * | 2006-12-28 | 2009-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
-
1998
- 1998-12-28 KR KR1019980059146A patent/KR20000042854A/ko not_active Application Discontinuation
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