KR960016832B1 - 반도체장치의 금속배선 형성방법 - Google Patents
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Abstract
요약없음
Description
제1도는 텅스텐을 반도체 소자의 비트 라인으로 사용한 종래의 금속배선구조를 나타내는 도면이다.
제2도는 층간절연막의 리플로우 온도의 변화에 따른 비트 라인과 폴리실리콘 혹은 확산영역간의 접촉저항의 변화를 나타내는 그래프이다.
제3A도 내지 제3E도는 본 발명의 일 실시례를 설명하기 위한 공정순서도들이다.
제4A도 내지 제4D도는 본 발명의 다른 실시례를 설명하기 위한 공정순서도들이다.
본 발명은 반도체 장치의 배선 방법에 관한 것을, 특히 고융점금속(refractory metal)을 이용한 저저항 금속배선 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 낮은 비저항을 갖는 배선재료에 관한 요구가 증대되고 있다. 배선재료로 널리 사용되는 폴리실리콘을 이용한 배선에서 나타나는 저항율의 한계를 개선하기 위해 다양한 배선재료에 관한 연구들이 진행되고 있다. 알루미늄 금속배선방법이 그 대체수단으로 널리 사용되고 있지만, 알루미늄은 융점이 낮기 때문에 후속공정의 수행온도가 제약을 받는 단점을 갖는다. 최근에는 W, Co, Mo 등의 고융점금속들을 VLSI의 상호 접속 구조(Interconnection)에 사용하기 위한 연구가 활발하다. 이러한 연구의 일환으로 일반적인 비트 라인(Bit-line) 재료로 사용되고 있는 WSi2/Poly-Si 대신에 순수한 텅스텐을 사용하기 위한 방법에 대한 연구가 진행되고 있다.
제1도는 상기 텅스텐을 반도체 소자의 비트 라인으로 사용한 종래의 금속배선 구조를 나타내는 도면이다.
동도에서, 참조 번호 1은 반도체 기판, 참조번호 2는 상기 기판(1)상에 형성되어 있고, 하부 배선층인 폴리실리콘 패턴, 참조 번호 4는 상기 폴리실리콘 패턴(2)의 표면 일부를 노출하는 접촉구를 갖는 제1층간절연막, 참조 번호 6은 상기 노출된 폴리실리콘 패턴(2)상에 선택적으로 형성되어 있는 TiSi2층, 참조 번호 7은 상기 TiSi2층(6), 상기 접촉구의 내면 및 상기 제1층간절연막(4)상에 형성되어 있고, TiN으로 구성되어 있는 접착층, 참조 번호 8은 상기 접착층(7)상에 형성되어 있는 텅스텐층, 참조 번호 9는 제2층간절연막을 각각 나타낸다.
상기한 종래의 금속배선 구조를 갖는 반도체 장치는 다음과 같은 방법으로 제조한다.
먼저, 반도체 기판(1)상에, 폴리실리콘을 증착하여 인(P)으로 도핑된 폴리실리콘층(도시안됨)을 형성하고, 상기 폴리실리콘층을 통상적인 사진식각공정에 의해 패터닝하여 하부 배선층인 폴리실리콘 패턴(2)을 형성한다. 이어서, 그 결과물 상에 절연물질을 도포하여 제1층간절연막(4)을 형성한 후, 상기 제1층간절연막(4)에 상기 폴리실리콘 패턴(2)의 표면 일부를 노출시키는 접촉구(Contact Hole)를형성한다. 다음에, 상기 결과물의 전면에 Ti를 증착하여 Ti층을 형성하고 상기 Ti층을 실리사이드화 공정을 수행하여 접촉구의 바닥에만 TiSi2층(6)을 형성한 후, 미 반응 Ti를 제거한다. 이 TiSi2층(6)의 형성목적은 폴리실리콘 패턴(2)상의 자연 산화막(native oxide)을 제거하고 저항특성을 향상시키기 위한 것이다.
계속해서, TiSi2층(6)의 형성 후 그 결과물상의 전면(全面)에, 텅스텐 증착을 용이하게 하고 하부층에 주입된 불순물의 확산을 방지하기 위하여 TiN을 증착하여 접착층(glue layer)(7)을 형성한 후 상기 접착층(7) 상에 화학기상증착(CVD)법에 의해 텅스텐(W)을 증착하여 텅스텐층(8)을 형성하고, 상기 텅스텐층(8) 및 접착층을(7)을 통상적인 사진식각공정에 의해 배선을 형성한다. 이어서, 절연물질을 도포하여 제2층간절연막(9)을 형성하고 열처리에 의해 리플로우(reflow)시켜 평탄화한다. 이렇게 함으로써 도시된 바와 같은 금속배선을 갖는 반도체 장치를 수득한다.
상기 종래 기술에서, 폴리실리콘층이 P으로 도핑된 경우, 층간절연막을 리플로우하는 온도가 증가함에 따라 접촉저항이 증가하며, 통상적인 층간절연막의 리플로우 온도인 800℃이상에서는 접촉저항이 급격히 증가한다.
따라서, 본 발명의 목적은 층간절연막의 리플로우를 위한 후속 열처리공정 이후에도, 고융점금속 배선과 P로 도핑된 폴리실리콘 사이에서 양호한 접촉저항 특성을 얻을 수 있는 고융점금속을 이용한 저저항 금속배선방법을 제공하는 데 있다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 제1불순물로 도핑된 폴리실리콘층에, 상기 폴리실리콘층의 표면에서 소정의 깊이까지 제2불순물을 이온주입하는 공정 및 상기 폴리실리콘층상에, 금속을 증착하여 배선층을 형성하는 공정을 포함하는 반도체 장치의 금속배선 형성방법을 제공한다.
구체적으로는, 상기 배선층을 형성하는 공정전에, 상기 폴리실리콘층상에 내화금속을 증착하여 내화금속층을 형성한 후, 상기 내화금속층을 열처리하여 상기 내화금속층을 내화금속 실리사이드층으로 전환시킨다. 이 경우에, 제2불순물이 이온주입되는 폴리실리콘층의 깊이는 상기 내화금속 실리사이드층의 형성공정에서 소모되는 폴리실리콘의 두께 이상인 것이 바람직하다.
또한, 상기 배선층을 형성하기 전에, 상기 폴리실리콘층상에 접착층을 형성하는 공정이 더 포함될 수도 있다.
보다 구체적으로는 상기 제1불순물은 p이고, 상기 제2불순물은 As인 것이 바람직하다.
그리고 상기 금속은 W, Mo 및 Co로 이루어진 군에서 선택된 고융점 금속인 것이 바람직하다.
본 발명의 일 실시례에 의하면, 반도체 기판상에 P로 도핑된 폴리실리콘층을 형성하는 공정 ; 상기 폴리실리콘층의 표면에서 소정의 깊이까지 As를 이온주입하는 공정 ; 상기 폴리실리콘층을 패터닝하여 폴리실리콘 패턴을 형성하는 공정 ; 상기 결과물의 전면에 절연물질을 도포하여 상기 폴리실리콘 패턴을 덮는 층간절연막을 형성하는 공정 ; 상기 층간절연막에 접촉구를 형성하여 폴리실리콘 패턴의 표면 일부를 노출시키는 공정 ; 상기 접촉구의 저면에 TiSi2층을 형성하는 공정 ; 상기 TiSi2층, 접촉구의 내면 및 층간절연막상에 접착층을 형성하는 공정 ; 및 상기 접착층 상에 고융점금속을 증착하여 고융점금속층을 형성하는 공정들을 포함하는 반도체 장치의 금속배선 형성방법을 제공한다.
여기서, 상기 폴리실리콘층은, 예를 들면 셀프 어라인 콘택(Self align contact) 구조에서의 패드 혹은 게이트 전극이다.
본 발명의 다를 실시례에 의하면, 반도체 기판상에 P로 도핑된 폴리실리콘층을 형성하는 공정 ; 상기 폴리실리콘층을 패터닝하여 패터닝하여 폴리실리콘 패턴을 형성하는 공정 ; 상기 결과물의 전면에 절연물질을 도포하여 상기 폴리실리콘 패턴을 덮는 층간절연막을 형성하는 공정 ; 상기 층간절연막에 접촉구를 형성하여 폴리실리콘 패턴의 표면 일부를 노출시키는 공정 ; 상기 폴리실리콘층의 표면에서 소정의 깊이까지 As를 이온주입하는 공정 ; 상기 접촉구의 저면에 TiSi2층을 형성하는 공정 ; 상기 TiSi2층, 접촉구의 내면 및 층간절연막상에 접착층을 형성하는 공정 ; 및 상기 접착층 상에 고융점금속을 증착하여 고융점금속층을 형성하는 공정들을 포함하는 반도체 장치의 금속배선 형성방법을 제공한다.
제2도는 층간절연막의 리플로우 온도의 변화에 따른 비트 라인과 폴리실리콘 혹은 확산영역간의 접촉저항의 변화를 나타내는 그래프이다. 여기서 (a)는 n형 불순물로서 P를 도핑한 경우이고, (b)는 As를 도핑한 경우이다.
텅스텐이 비트 재료로 사용되기 위해서는 비트 라인과 n형 불순물(As, P등)이 도핑된 폴리실리콘 사이 혹은 비트라인과 n형 불순물로 도핑된 확산영역 사이에, 후속 열처리 공정의 진행후에도 우수한 접촉저항 특성을 가져야 한다.
상술한 바와 같이, 종래의 방법으로 비트 라인을 형성할 때, 확산영역이나 폴리실리콘이 P으로 도핑된 경우, 제2도에 (a)로 도시한 바와 같이, 층간절연막을 리플로우하는 온도가 증가함에 따라 접촉저항이 증가하며, 일반적인 리플로우 온도인 800℃ 이상에서는 접촉저항이 급격히 증가한다.
반면에 As로 도핑한 경우에는, 제2도에 (b)로 도시한 바와 같이, 리플로우 온도가 증가하여도 접촉저항이 거의 증가하지 않는다.
일반적으로, 반도체 제조공정에서 n형 확산 영역은 As를 이온주입하여 형성하므로 층간절연막의 리플로우 온도의 증가에 따른 접촉저항의 증가는 별 문제가 되지 않지만, 폴리실리콘의 경우에는, P를 도핑하기 때문에 층간절연막의 리플로우 공정 후에 양호한 접촉저항 특성을 얻을 수 없다.
그래서, 본 발명자는 P이 도핑된 폴리실리콘층상에 형성되는 금속배선에서도 양호한 접촉저항 특성을 얻기 위하여, As가 도핑된 경우에는 접촉저항 특성이 양호하다는 점에 착안하여, P이 도핑된 폴리실리콘층상에 표면에 일정 깊이로 As를 이온주입해 본 결과, 접촉저항특성이 우수한 배선을 얻을 수 있었다.
이상과 같은 본 발명의 금속배선 방법에 의하면, P로 도핑된 폴리실리콘층에 As이온주입을 통해 그 표면에서 일정 깊이까지 As가 추가로 도핑된 소정 영역을 형성함으로써, 후속 열처리 공정의 수행후에도 상기 고융점 금속 배선과 폴리실리콘층 사이에 양호한 접촉저항 특성을 갖는 고융점 금속 배선을 얻을 수 있다.
이하, 도면을 참조하여 본 발명의 실시례들을 상세히 설명하겠다.
제1실시례
제3A도 내지 제3E도는 본 발명의 제1실시례를 설명하기 위한 단면도들이다. 여기서, 제1도와 동일한 참조번호는 제1도와 동일한 부재를 나타낸다.
제3A도는 폴리실리콘층을 형성하는 공정을 나타낸다. 반도체 기판(1)상에, 제1불순물인 인(P)으로 도핑된 폴리실리콘층, 예를 들면 게이트 전극이나 셀프 어라인 콘택 구조에서의 패드 용도의 폴리실리콘층(2)을 1000∼5000Å 정도의 두께로 형성한다. 여기서 P을 도핑하는 방법은 PoCl3침적공정에 의하거나 폴리실리콘의 증착 중에 인-시투(In-Situ) 방법에 의하여 P을 도핑하는 방법에 의한다.
제3B도는 상기 폴리실리콘층(2)의 제2불순물인 As를 도핑하는 공정을 나타낸다. 상기 P이 도핑된 폴리실리콘층(2)에 As이온주입을 통해 그 표면에서 일정 깊이까지 As가 도핑된 제2불순물 도핑 영역(3)을 형성한다.
이때, 이온주입 조건은 에너지가 40KeV이고 도즈량은 5E15이다. 이렇게 함으로써, 상기 후속 열처리 공정의 수행 후에도, 상기 영역(3)에 의해, 고융점금속 배선과 폴리실리콘층 사이에 양호한 접촉저항 특성을 얻을 수 있다.
또한 여기서 As가 추가로 도핑된 소정 영역(3)의 두께는, 이온주입시에 가속전압을 조절하여, 후속공정인 TiSi2층의 형성공정에서 소모되는 폴리실리콘의 두께 이상이 되도록 한다.
제3C도는 상기 폴리실리콘층(2)을 패터닝하여 폴리실리콘 패턴(2')을 형성하는 공정을 나타낸다. 상기 As가 이온주입된 영역(3)을 갖는 폴리실리콘층(2)상에 포토레지스트를 도포한 후, 마스크 노광 및 현상을 거쳐 포토레지스트 패턴(도시 안됨)을 형성하고, 이 포토레지스트 패턴을 에칭 마스크로 사용하여 폴리실리콘층(2)을 식각함으로써 도시된 바와 같은 폴리실리콘층의 패턴(2')을 형성한다.
제3D도는 제1층간절연막(4), 접촉구(5) 및 내화금속 실리사이드층(6)을 형성하는 공정을 나타낸다. 상기 폴리실리콘층 패턴(2')의 형성공정 후의 결과물상에 절연물질을 도포하여 제1층간절연막(4)을 형성한 후, 통상의 사진식각공정에 의하여, 상기 폴리실리콘층 패턴(2')의 표면 일부가 노출되도록 제1층간절연막(4)의 일부를 식각함으로써 폴리실리콘층(3)상에 접촉구(5)을 형성한다. 계속해서, 상기 결과물의 전면에 내화금속인 Ti를 100∼900Å 정도의 두께로 증착하여 Ti층을 형성한 후, 상기 Ti층을 질소분위기하, 650℃에서 20초 동안 제1차 RTA(Rapid Thermal Annealing)에 의하여 준안정상(C-49 구조) TiSi2로 구성된 TiSi2층을 접촉구(5)의 저면에 선택적으로 형성하고, 황산과 과산화수소의 혼합용액을 사용하여 층간절연막(4) 및 접촉구(5)의 내면상의 미반응 Ti를 제거한 후, 질소 분위기하에서 850℃에서 20초 동안 제2차 RTA에 의해 접촉구의 저면에 안정상 (C-54 구조) TiSi2를 형성한다. 그 결과, 도시한 바와 같이, 접촉구(5)의 바닥에삼 내화금속 실리사이드층인 TiSi2(6)을 형성한다. 이러한 공정을 통상적으로 살리사이드기술(SelR-Aligned silicide Technology)라 한다. 여기서, 상기 실리사이드층을 형성하기 위한 실리콘은 As가 도핑된 부위의 폴리실리콘 패턴(2')으로부터 제공된다.
이와같이, TiSi2(6)층을 형성시킴으로써, 폴리실리콘패턴(2')상의 자연 산화막(native oxide)을 제거하고 저항특성을 향상시킨다.
제3E도는 접착층(7), 배선층인 텅스텐층(8) 및 제2층간절연막(9)을 형성하는 공정을 나타낸다. 상기 TiSi2(6)을 형성한 후, 결과물의 전면(全面)에, 고융점금속인 텅스텐 증착을 용이하게 하고 하부층에 주입된 불순물의 확산을 방지하기 위하여 TiN, TiW 혹은 W2N 등을 300∼900Å 정도로 증착하여 확산방지층(Diffusion Barrier Layer) 혹은 접착층(glue layer)(7)을 형성한 후, 상기 접착층(7)상에 화학기상증착(CVD)법에 의해 텅스텐을 증착하여 텅스텐층(8)을 형성하고, 사진 및 텅스텐층(8) 및 접착층(7) 식각공정에 의해 배선을 형성한다. 이때, 배선재료로는 텅스텐 뿐만 아니라 비저항이 낮은 Mo나 Co등도 사용될 수 있다.
이어서, BPSG(Borophosphrous Sicicate Glass)와 같은 절연물질을 도포하여 제2층간절연막(9)을 형성한 후, 열처리에 의해 리플로우(reflow)시켜서, 그 표면을 평탄하게 한다. 그 결과, 본 발명의 방법에 따른 배선층을 갖는 반도체 장치를 수득한다.
제2실시례
제4A도 내지 제4D도는 본 발명의 제2실시례를 설명하기 위한 도면들이다. 여기서, 제1도와 동일한 참조번호는 제1도와 동일한 부재를 나타낸다.
제4A도는 폴리실리콘패턴을 형성하는 공정을 나타낸다.
반도체 기판(1)상에, 제1불순물인 인(P)으로 도핑된 폴리실리콘층, 예를 들면 게이트 전극이나 셀프 어라인 콘택 구조에서의 패드 용도의 폴리실리콘층(도시되지 않음)을 1000∼5000Å 정도의 두께로 형성한 후, 상기 폴리실리콘층상에 포토레지스트를 도포한 후, 마스크 노광 및 현상을 거쳐 포토레지스트 패턴(도시 안됨)을 형성하고, 이 포토레지스트 패턴을 에칭 마스크로 사용하여 폴리실리콘층을 식각함으로써 도시된 바와 같은 폴리실리콘층 패턴(2')을 형성한다. 이후 상기 마스크를 제거한다.
제4B도는 제1층간절연막(4)과 접촉구(5)를 형성하는 공정 및 제2불순물인 As 이온주입 공정을 나타낸다. 상기 폴리실리콘층 패턴(2')의 형성 공정 후의 결과물상에 절연물질을 도포하여 제1층간절연막(4)을 형성한 후, 통상의 사진식각공정에 의하여, 상기 폴리실리콘층 패턴(2')의 표면 일부가 노출되도록 제1층간절연막(4)의 일부를 식각함으로써 폴리실리콘층 패턴(2')상에 접촉구(5)를 형성한다.
이어서, 상기 결과물이 전면에 As를 이온주입하여, 상기 노출된 폴리실리콘층 패턴(2')의 표면에서 일정깊이까지 As가 도핑된 제2불순물 도핑 영역(3)을 형성한다. 이 경우에, 상기 제1차층간절연막 때문에, 상기 폴리실리콘층 패턴(2') 표면에 As가 주입되는 것이 아니라, 상기 접촉구에 의해 노출된 폴리실리콘층 패턴 일부의 표면 아래에만 소정 깊이까지 As 추가 이온주입 영역(3)이 형성된다. 이때의 이온주입 조건도 에너지가 40KeV이고 도즈량은 5E15이다.
또한 여기서 As가 추가로 도핑된 소정 영역(3)의 두께는, 이온주입시에 가속전압을 조절하여, 후속공정인 TiSi2층의 형성공정에서 소모되는 폴리실리콘의 두께 이상이 되도록 한다.
이하, 제4C도 및 제4D도의 공정은 제3D도 및 제3E도에서와 동일한 방법으로, TiSi2(6)층의 형성공정, 확산방지층 혹은 접착층(7)의 형성공정, 텅스텐층(8)의 형성공정, 사진식각 공정에 의한 배선 형성공정 및 제2층간절연막 형성공정의 순서로 진행된다. 그 결과 도시된 바와 같은 본 발명의 방법에 따른 배선층을 갖는 반도체 장치를 수득한다.
상술한 바와 같이, 본 발명의 금속배선 방법에 의하면, P로 도핑된 폴리실리콘층에 As 이온주입을 통해 그 표면에서 일정 깊이까지 As가 도핑된 소정영역을 형성함으로써, 후속 열처리 공정의 수행 후에도 상기 고융점금속 배선과 폴리실리콘층 사이에 양호한 접촉저항 특성을 갖는 고융점금속 배선을 얻을 수 있다.
이상, 본 발명을 실시례를 들어 상세히 설명하였지만, 본 발명은 이에 한정되지 않으며, 본 발명의 범위내에서 다양한 변형이 가능함을 당업자라면 당연히 알 수 있을 것이다.
Claims (9)
- 제1불순물로 도핑된 폴리실리콘층에 상기 폴리실리콘층의 표면에서 소정의 깊이까지 제2불순물을 이온주입하는 공정 ; 및 상기 폴리실리콘층상에, 금속을 증착하여 배선층을 형성하는 공정을 포함하는 반도체 장치의 금속배선 형성방법.
- 제1항에 있어서, 상기 배선층을 형성하는 공정전에, 상기 폴리실리콘층상에 내화금속을 증착하여 내화금속층을 형성하는 공정 및 상기 내화금속층을 열처리하여 상기 내화금속층을 내화금속 실리사이드층으로 전환시키는 공정을 더 포함하는 반도체 장치의 금속배선 형성방법.
- 제2조항에 있어서, 제2불순물이 이온주입되는 폴리실리콘층의 깊이는 상기 내화금속 실리사이드층의 형성공정에서 소모되는 폴리실리콘의 두께 이상인 것을 특징으로하는 상기 반도체장치의 금속배선 형성방법.
- 제1항에 있어서, 상기 배선층을 형성하기 전에, 상기 폴리실리콘층상에 접착층을 형성하는 공정이 더 포함하는 것을 특징으로 하는 상기 반도체장치의 금속배선 형성방법.
- 제1항에 있어서, 상기 제1불순물은 P이고, 상기 제2불순물은 As인 것을 특징으로 하는 상기 반도체장치의 금속배선 형성방법.
- 제1항에 있어서, 상기 금속은 W, Mo 및 Co로 이루어진 군에서 선택된 고융점인 것을 특징으로 하는 상기 반도체장치의 금속배선 형성방법.
- 반도체 기판상에 P로 도핑된 폴리실리콘층을 형성하는 공정 ; 상기 폴리실리콘층의 표면에서 소정의 깊이까지 As를 이온주입하는 공정 ; 상기 폴리실리콘층을 패터닝하여 폴리실리콘 패턴을 형성하는 공정 ; 상기 결과물의 전면에 절연물질을 도포하여 상기 폴리실리콘 패턴의 표면 일부를 노출시키는 공정 ; 상기 접촉구의 저면에 TiSi2층을 형성하는 공정 ; 상기 TiSi2층, 접촉구의 내면 및 층간절연막상에 접착층을 형성하는 공정 ; 상기 접착층 상에 고융점금속을 증착하여 고융점금속층을 형성하는 공정들을 포함하는 반도체 장치의 금속배선 형성방법.
- 제7항에 있어서, 상기 폴리실리콘층은, 셀프 어라인 콘택(Self align contact) 구조에서의 패드 혹은 게이트 전극인 것을 특징으로하는 상기 반도체장치의 금속배선 형성방법.
- 반도체 기판상에 P로 도핑된 폴리실리콘층을 형성하는 공정 ; 상기 폴리실리콘층을 패터닝하여 패터닝하여 폴리실리콘 패턴을 형성하는 공정 ; 상기 결과물의 전면에 절연물질을 도포하여 상기 폴리실리콘 패턴을 덮는 층간절연막을 형성하는 공정 ; 상기 층간절연막에 접촉구를 형성하여 폴리실리콘 패턴의 표면 일부를 노출시키는 공정 ; 상기 접촉구에 의해 노출된 폴리실리콘 패턴의 일부에 표면에서 소정의 깊이까지 As를 이온주입하는 공정 ; 상기 접촉구의 저면에 TiSi2층을 형성하는 공정 ; 상기 TiSi2층, 접촉구의 내면 및 층간절연막상에 접착층을 형성하는 공정 ; 및 상기 접착층 상에 고융점금속을 증착하여 고융점금속층을 형성하는 공정들을 포함하는 반도체 장치의 금속배선 형성방법.
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