KR100620670B1 - 반도체소자의 게이트전극 형성방법 - Google Patents
반도체소자의 게이트전극 형성방법 Download PDFInfo
- Publication number
- KR100620670B1 KR100620670B1 KR1020000036856A KR20000036856A KR100620670B1 KR 100620670 B1 KR100620670 B1 KR 100620670B1 KR 1020000036856 A KR1020000036856 A KR 1020000036856A KR 20000036856 A KR20000036856 A KR 20000036856A KR 100620670 B1 KR100620670 B1 KR 100620670B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- gate electrode
- tungsten
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 42
- 239000010937 tungsten Substances 0.000 claims abstract description 42
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 39
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 25
- 230000004888 barrier function Effects 0.000 claims abstract description 23
- 238000009792 diffusion process Methods 0.000 claims abstract description 23
- 229910008807 WSiN Inorganic materials 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000010438 heat treatment Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 229910001873 dinitrogen Inorganic materials 0.000 claims abstract description 7
- 229910021529 ammonia Inorganic materials 0.000 claims abstract description 4
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 150000003376 silicon Chemical class 0.000 claims abstract description 3
- 239000007943 implant Substances 0.000 claims description 13
- 229910052757 nitrogen Inorganic materials 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 abstract description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 22
- 229920005591 polysilicon Polymers 0.000 description 21
- 239000012535 impurity Substances 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로,
반도체기판 상부에 실리콘막과 텅스텐막의 적층구조를 형성하는 공정과, 상기 실리콘막과 텅스텐막의 계면에 N2 또는 N를 임플란트하고 암모니아가스나 질소가스 분위기에서 열처리하여 상기 계면에 확산방지막(WSiN)을 형성하는 공정과, 상기 텅스텐막 상부에 하드마스크층인 CVD 절연막을 형성하는 공정과, 게이트전극 마스크를 이용한 식각공정으로 상기 CVD 절연막, 텅스텐막, 확산방지막(WSiN) 및 실리콘막 적층구조를 식각하여 패터닝하는 공정과, 후속공정으로 엘.디.디. 접합영역을 형성하는 공정으로 불필요한 텅스텐 실리사이드의 발생을 억제하고 그에 따른 게이트전극 특성 및 신뢰성을 향상시키는 기술이다.
Description
도 1 은 종래기술에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31 : 반도체기판 13,33 : 게이트산화막
15,35 : 폴리실리콘막 17,39 : 확산방지막(WSiN)
19,37 : 텅스텐막 21,41 : CVD 절연막
23 : 보이드 25 : 텅스텐 실리사이드
43 : 절연막 스페이서
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 특히 폴리실리콘과 텅스텐의 적층구조로 게이트전극을 형성하는데 있어서, 확산방지막을 형성하 기 위해 기존의 텅스텐 질화막 증착 대신 텅스텐 증착후 질소 임플란트를 텅스텐과 폴리실리콘의 계면에 피크 ( peak ) 가 오도록 수행한 후 후속 열처리공정에 의해 계면에 확산방지막(WSiN)을 형성하는 방법에 관한 것이다.
최근 반도체 소자의 집적화 및 고속화에 따라 게이트전극으로서 도핑된 다결정실리콘이나 폴리사이드 구조 대신 비저항이 낮은 텅스텐 등의 고융점 금속을 다결정실리콘 상부에 증착하여 게이트전극으로 사용하는 방법이 제안되어 있다.
이러한 방법은 텅스텐과 실리콘이 직접 접촉할 경우 후속 고온 공정에서 서로 반응하여 텅스텐 실리사이드가 형성되므로 본래 목적이 텅스텐의 낮은 비저항을 이용하는 것이 불가능하게 된다.
이러한 현상을 방지하기 위해 텅스텐과 폴리실리콘 사이에 텅스텐 질화막이나 티타늄 질화막 등의 확산방지막을 형성시켜 주는 방법이 가장 보편적으로 이용된다.
그러나, 상기 티타늄 질화막을 사용하는 경우는 후속 공정에서 선택 산화시킬 수 없다는 문제점이 있고, 텅스텐질화막을 사용하는 경우는 기존에 특허 출원이 되어 있어 새로운 방법이 필요하다.
한편, 상기 확산방지막을 형성하는 새로운 방법으로서는, 폴리실리콘 상부에 텅스텐을 증착하고 NH3 가스 분위기에 열처리하여 상기 NH3 의 N 이 텅스텐층으로 확산하여 텅스텐과 폴리실리콘 사이에 확산방지막인 WSiN을 형성한다.
그러나, 상기 확산방지막은 하부층의 상태에 따라 확산방지막의 특성이 열화되는 문제점이 있다.
도 1 은 종래기술에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 게이트산화막(13)을 증착하고 그 상부에 게이트전극용 폴리실리콘막(15), 텅스텐막(19)을 순차적으로 적층한다.
그리고, NH3 분위기에서 열처리하여 상기 폴리실리콘막(15)과 텅스텐막(19) 계면에 확산방지막(17)인 WSiN을 형성한다.
이때, 상기 폴리실리콘막(15)의 상측에 보이드 ( void )(23)가 형성되고, 상기 확산방지막(17)에 국부적으로 텅스텐 실리사이드(25)가 형성된다.
그 다음, 상기 적층구조 상부에 하드마스크층인 CVD 절연막(21)을 형성한다.
그리고, 게이트전극 마스크를 이용한 식각공정으로 상기 CVD 절연막(21), 텅스텐막(19), 확산방지막(17) 및 폴리실리콘막(15)을 순차적으로 식각하여 패터닝한다. (도 1)
따라서, 본 발명의 상기한 종래기술의 문제점을 해결하기위하여, SEG 공정을 이용하여 리소그래피공정의 한계를 극복할 수 있는 미세패턴을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 반도체소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 게이트전극 형성방법은,
반도체기판 상부에 실리콘막과 텅스텐막의 적층구조를 형성하는 공정과,
상기 실리콘막과 텅스텐막의 계면에 N2 또는 N를 임플란트하고 암모니아가스나 질소가스 분위기에서 열처리하여 상기 계면에 확산방지막(WSiN)을 형성하는 공정과,
상기 텅스텐막 상부에 하드마스크층인 CVD 절연막을 형성하는 공정과,
게이트전극 마스크를 이용한 식각공정으로 상기 CVD 절연막, 텅스텐막, 확산방지막(WSiN) 및 실리콘막 적층구조를 식각하여 패터닝하는 공정과,
후속공정으로 엘.디.디. 접합영역을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판(31) 상부에 게이트산화막(33)을 증착하고 그 상부에 게이트전극용 폴리실리콘막(35), 텅스텐막(37)을 순차적으로 적층한다.
이때, 상기 폴리실리콘막(35)은 불순물이 도핑된 층으로서, 비정질 실리콘막으로 대신 형성할 수도 있다.
그리고, 상기 텅스텐막(37)은 500 - 2000 Å 두께 형성한다. (도 2a)
그 다음, 질소가스 임플란트 ( N2 implant ) 공정을 실시하고 질소가스분위기 또는 암모니아 ( NH3 ) 가스 분위기에서 열처리하여 상기 텅스텐막(37)과 폴리실리콘막(35)의 계면에 WSiN 의 확산방지막(39)을 형성한다.
이때, 상기 임플란트 공정은 상기 텅스텐막(37)과 폴리실리콘막(35)의 계면에 WSiN 의 확산방지막(39)이 형성되도록 질소의 피크 ( peak ) 값이 텅스텐막(37)과 폴리실리콘막(35) 사이에 위치하도록 상기 텅스텐막(37)의 두께에 따른 Case-by-Case 로 에너지를 조절하여 실시한다. 또한, 상기 질소가스 임플란트 ( N2 implant ) 공정은 질소 임플란트 ( N implant ) 공정으로 대신할 수도 있다.
그리고, 상기 임플란트 공정은 질소의 도즈(dose)량은 5E14/㎠ - 1E16/㎠ 으로 하여 한다.
한편, 상기 열처리공정은 700 - 800 ℃ 온도에서 10 - 30 분 정도의 시간동안 퍼니스 ( furnace )에서 어닐링하여 실시하거나, 750 - 900 ℃ 온도에서 10 - 60 초 동안 급속 열처리하여 실시하는 것이다.
상기 확산방지막(39)은 텅스텐 실리사이드의 발생을 억제하는 역할을 한다. (도 2b)
그 다음, 상기 텅스텐막(37) 상부에 하드마스크층인 CVD 절연막(41)을 형성한다.
그리고, 게이트전극 마스크를 이용한 식각공정으로 상기 CVD 절연막(41), 텅스텐막(39), 확산방지막(37) 및 폴리실리콘막(35)을 순차적으로 식각하여 패터닝한다. (도 2c)
그 다음, 상기 하드마스크층인 CVD 절연막(41)을 마스크로하여 상기 반도체기판(31)에 저농도의 불순물을 이온주입하여 저농도의 불순물 접합영역(50)을 형성한다. (도 2d)
그리고, 상기 CVD 절연막(41), 텅스텐막(39), 확산방지막(37) 및 폴리실리콘막(35)의 적층구조에 절연막 스페이서(43)를 형성한다. (도 2e)
그 다음, 상기 적층구조와 절연막 스페이서(43)를 마스크로하여 상기 반도체기판(31)에 고농도의 불순물을 이온주입하여 고농도의 불순물 접합영역을 형성함으로써 LDD 접합영역(60)을 형성한다. (도 2f)
본 발명의 다른 실시예는 질소가스 임플란트 공정을 상기 텅스텐막(37)을 증착전인 폴리실리콘막(35) 증착 공정 직후에 실시하는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 게이트전극 형성방법은, 폴리실리콘층과 텅스텐막의 계면에 질소 임플란트 공정을 실시하여 확산방지막(WSiN)을 형성함으로써 텅스텐 실리사이드의 유발을 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
Claims (6)
- 반도체기판 상부에 실리콘막과 텅스텐막의 적층구조를 형성하는 공정과,상기 실리콘막과 텅스텐막의 계면에 N2 또는 N를 임플란트하고 암모니아가스나 질소가스 분위기에서 열처리하여 상기 계면에 확산방지막(WSiN)을 형성하는 공정과,상기 텅스텐막 상부에 하드마스크층인 CVD 절연막을 형성하는 공정과,게이트전극 마스크를 이용한 식각공정으로 상기 CVD 절연막, 텅스텐막, 확산방지막(WSiN) 및 실리콘막 적층구조를 식각하여 패터닝하는 공정과,후속공정으로 엘.디.디. 접합영역을 형성하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 텅스텐막은 500 - 2000 Å 두께 형성하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 임플란트 공정은 상기 텅스텐막과 실리콘막의 계면에 WSiN 의 확산방지막이 형성되도록 질소의 피크 ( peak ) 값이 텅스텐막과 실리콘막 사이에 위치하도록 에너지를 조절하여 실시하는 것을 특징으로하는 반도체소자의 게이트전극 형성 방법.
- 제 1 항에 있어서,상기 임플란트 공정의 질소 도즈(dose)량은 5E14/㎠ - 1E16/㎠ 으로 하여 실시하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 열처리공정은 700 - 800 ℃ 온도에서 10 - 30 분 정도의 시간동안 퍼니스 ( furnace )에서 어닐링하여 실시하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 열처리공정은, 750 - 900 ℃ 온도에서 10 - 60 초 동안 급속 열처리하여 실시하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036856A KR100620670B1 (ko) | 2000-06-30 | 2000-06-30 | 반도체소자의 게이트전극 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036856A KR100620670B1 (ko) | 2000-06-30 | 2000-06-30 | 반도체소자의 게이트전극 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020002630A KR20020002630A (ko) | 2002-01-10 |
| KR100620670B1 true KR100620670B1 (ko) | 2006-09-13 |
Family
ID=19675159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000036856A KR100620670B1 (ko) | 2000-06-30 | 2000-06-30 | 반도체소자의 게이트전극 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100620670B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7534709B2 (en) | 2003-05-29 | 2009-05-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
2000
- 2000-06-30 KR KR1020000036856A patent/KR100620670B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020002630A (ko) | 2002-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6475888B1 (en) | Method for forming ultra-shallow junctions using laser annealing | |
| US4954867A (en) | Semiconductor device with silicon oxynitride over refractory metal gate electrode in LDD structure | |
| JPH0697192A (ja) | 半導体装置及びその製造方法 | |
| JP3264324B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2006508548A (ja) | ドープされたｈｉｇｈ−ｋサイドウォールスペーサを有す電界効果トランジスタのドレイン／ソース拡張構造 | |
| KR100620670B1 (ko) | 반도체소자의 게이트전극 형성방법 | |
| US6087248A (en) | Method of forming a transistor having thin doped semiconductor gate | |
| KR100505449B1 (ko) | 반도체 소자의 폴리사이드 게이트 전극 형성방법 | |
| KR100548538B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| JPH0748562B2 (ja) | 半導体装置の製造方法 | |
| JP4730993B2 (ja) | 半導体素子の電導性ライン形成方法 | |
| KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
| KR20000004742A (ko) | 반도체소자의 제조방법 | |
| KR100756766B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100328826B1 (ko) | 반도체 소자의 배선형성방법 | |
| JPH10116797A (ja) | 半導体装置の製造方法 | |
| KR100334866B1 (ko) | 반도체소자의트랜지스터형성방법 | |
| KR100318273B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR100297325B1 (ko) | 반도체장치의 실리사이드 형성방법 | |
| KR20000042854A (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100596925B1 (ko) | 반도체 소자의 샐리사이드 형성 방법 | |
| KR100403355B1 (ko) | 반도체소자의제조방법 | |
| KR20010084418A (ko) | 반도체 소자의 제조 방법 | |
| KR20000027929A (ko) | 반도체 소자의 제조 방법 | |
| KR100447992B1 (ko) | 반도체소자의게이트전극형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |