KR20000027929A - 반도체 소자의 제조 방법 - Google Patents

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진승우
이명신
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
본 발명은 게이트와 비트라인 간의 콘택 저항 및 게이트의 저항을 개선하여 소자의 신뢰성을 향상시키고자 한다.
3. 발명의 해결 방법의 요지
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판의 필드 산화막상에 게이트 전극을 형성한 후, 소오스/드레인을 형성하고, 상기 게이트 전극과 접촉되는 제 1 콘택홀과, 상기 드레인과 접촉되는 제 2 콘택홀을 형성하고, 상기 제 1 콘택홀을 통해 상기 게이트 전극과 접속되는 비트라인과, 상기 제 2 콘택홀을 통해 상기 드레인과 접속되는 워드라인을 형성하고, 상기 비트라인 및 상기 워드라인과 접속되는 계면에 형성된 산화막을 제거하기 위해, 급속 열처리 공정을 실시하는 순서로 이루어진다.
4. 발명의 주요한 용도
콘택 저항을 개선하고자 하는 모든 반도체 소자.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 비트라인용 폴리
실리콘을 증착한 후, 급속 열처리(Rapidly Thermal Annealing : RTA)를 실시하여 비트라인을 형성하므로서, 게이트와 비트라인과의 콘택 저항을 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라, 게이트의 저항이 더 낮아져야 하지만, 후속 열공정은 단채널 효과 등을 방지하기 위하여 저온 공정을 요구받게 되었다. 그래서, 단채널 효과를 방지하면서 게이트의 저항을 낮추기 위한 공정이 필요하게 되었는데, 고온의 로 열처리(Furnace Anneal)는 적용하기가 어렵게 되었다. 또한, 게이트와 비트라인 간의 콘택 저항이 지나치게 높아 소자 특성이 저하되는 문제가 있었다. 즉, 게이트와 비트라인 간의 계면에 WO3층이 형성되어 콘택 저항이 증가하는 것으로 알려지고 있는 바, 종래의 공정으로는 이의 해결이 어려운 상태이었다.
종래에는 이의 해결을 위해 콘택홀의 형성후 플러그 이온주입(Plug Implant)을 실시하였으나 큰 개선 효과는 없었다. 또한, Ar/O2분위기에서 플라즈마 식각(Plasma Etching)을 사용하는 방법은 콘택 저항 개선 측면에서 효과가 있었다. 그러나, 이러한 방법도 반도체 기판 표면에 데미지(demage)를 주는 문제가 있어, 적용시 어려움이 있는 공정이기 때문에 실질적으로 개선 효과가 크게 없었다. 그러므로, 게이트 저항 개선과 게이트와 비트라인 간의 콘택 저항 개선 공정이 필요한 과제로 남아 있었다.
따라서, 본 발명은 비트라인용 폴리실리콘을 증착한 후, 급속 열처리를 실시하여 비트라인을 형성하므로서, 게이트와 비트라인과의 콘택 저항 및 게이트의 저항을 개선하여 소자의 신뢰성을 향상시키는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판의 필드 산화막상에 게이트 전극을 형성한 후, 소오스/드레인을 형성하는 단계; 상기 게이트 전극과 접촉되는 제 1 콘택홀과, 상기 드레인과 접촉되는 제 2 콘택홀을 형성하는 단계; 상기 제 1 콘택홀을 통해 상기 게이트 전극과 접속되는 비트라인과, 상기 제 2 콘택홀을 통해 상기 드레인과 접속되는 워드라인을 형성하는 단계; 및 상기 비트라인 및 상기 워드라인과 접속되는 계면에 형성된 산화막을 제거하기 위해, 급속 열처리 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1(a) 및 도 1(b)는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1 : 반도체 기판 10 : 필드 산화막
20 : 게이트용 폴리실리콘층 25 : 텅스텐 실리사이드층
30 : 폴리사아드층 35 : 마스크 산화막
40 : 절연막 스페이서 50 : 접합부
55 : 산화막 60 및 65 : 층간 절연막
70 및 80 : 콘택홀 90 : 금속 플러그
100A 및 100B : 워드라인
먼저, 본 발명에서 적용되는 이론을 참고로 소개한다.
실험 결과에 의하면, 게이트 및 비트라인으로 사용되는 폴리실리콘의 저항은 온도에 민감하게 영향을 받으며, 저항의 변화가 생기는 임계점(Critical Point)이 있는 것으로 조사되었다. 이에 착안한 본 발명에서는 반도체 소자의 다른 전기적 특성에 영향을 거의 주지 않으면서, 오히려 저온 공정에서 소자 특성을 향상시키는 것으로 조사된 급속 열처리(Rapidly Thermal Annealing : RTA) 공정을 이용하게 되었다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 및 도 1(b)는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1(a)를 참조하면, 반도체 기판(1)에 필드 산화막(10)을 형성하여 액티브 영역을 정의하고, 상기 필드 산화막(10)상에 게이트용 폴리실리콘층(20) 및 텅스텐 실리사이드층(25)으로 이루어진 폴리사이드층(30)을 형성한 후, 마스크 산화막(35)을 순차적으로 형성한다. 마스크를 이용한 식각 공정을 통해 마스크 산화막(35) 및 폴리사이드층(30)을 순차적으로 식각하여 게이트를 형성한다. 절연막의 증착 및 스페이서 식각 공정을 통해 상기 게이트 양 측벽에 절연막 스페이서를 형성한 후, 불순물 이온주입 공정을 통해 반도체 기판(1)의 선택된 부분에 소오스/드레인 접합부(50)를 형성한다.
도 1(b)를 참조하면, 소오스/드레인 접합부(50)가 형성된 전체 구조상에 산화막(55)이 형성되고, 상기 산화막(55)상에 전기적으로 절연 및 평탄화를 위한 제 1 및 제 2 층간 절연막(60 및 65)을 순차적으로 형성한다. 콘택 식각 공정을 통해 제 2 및 제 1 층간 절연막(65 및 60), 산화막(55) 그리고 마스크 산화막(35)의 선택된 부분을 순차적으로 식각하여 게이트와 접촉되는 제 1 콘택홀(70)과, 제 2 및 제 1 층간 절연막(65 및 60) 그리고 산화막(55)의 선택된 부분을 순차적으로 식각하여 드레인 접합부(50)와 접촉되는 제 2 콘택홀(80)을 형성한다. 상기 제 2 콘택홀(70)의 제 1 층간 절연막(60) 부분까지 금속을 매립하여 금속 플러그(90)를 형성한다. 상기 제 1 및 제 2 콘택홀(70 및 80)에 폴리실리콘을 충분히 증착한 후 패터닝하여 게이트와 연결되는 비트라인(100A)과, 드레인 접합부(50)와 연결되는 워드라인(100B)을 형성한다. 이후, 급속 열처리 공정을 진행하여 게이트와 연결되는 비트라인(100A)의 계면에 형성된 산화막을 제거(release)시킨다.
상기에서, 급속 열처리 공정은 아르곤(Ar), 질소(N2) 또는 산소(O2) 가스 분위기에서 900 내지 1100℃의 온도 범위로 10 내지 60초 동안 실시된다. 램프-업율(ramp-up rate) 및 램프-다운율(ramp-down rate)은 20 내지 100℃/sec이다.
상기한 방법에 의해 제조된 소자의 실험치를 [표 1]에 나타내었는데, 하기 [표 1]은 급속 열처리를 10초간 1000℃에서 실시한 후의 실험 데이터를 나타낸 것이다.
종래 방법에 의한 콘택 저항(Ω/sq) 본 발명에 따른 방법에 의한 콘택 저항(Ω/sq) 개선 효과
게이트/비트라인 캘빈 저항(사이즈: 0.4㎛×0.45㎛ 246 106 2.3배
게이트/비트라인 체인 저항(사이즈: 0.45㎛×0.5㎛ 4,768 264 18배
게이트/비트라인 체인 저항(사이즈: 0.4㎛×0.45㎛ 6,317 383 17배
게이트/비트라인 체인 저항(사이즈: 0.35㎛×0.4㎛ 8,580 655 8배
게이트/비트라인 체인 저항(사이즈: 0.3㎛×0.35㎛ 13,213 2,520 5배
한편, 급속 열처리 공정은 다른 부수적 효과를 얻기 위하여 소오스/드레인 접합부를 형성하기 위한 이온주입 공정후나, 층간 절연막 형성 공정후에 실시할 수 있다.
상술한 바와 같이, 본 발명은 종래의 공정 계획(Process Scheme)을 변화시키지 않으면서 간단한 급속 열처리 공정을 추가하므로서 다양한 효과를 획득할 수 있다, 즉, 게이트의 저항 개선과 아울러 게이트와 비트라인 간의 콘택 저항을 개선시키기 위해, 비트라인용 폴리실리콘을 증착한 후 급속 열처리를 실시하여 소자의 전기적 특성을 향상시킬 수 있다. 그리고, 향후 예상되는 저온 공정에 따른 열공정 보상과 함께 급속 열처리 공정 진행 단계에 따라 소오스/드레인 역할, 워드라인과 드레인과의 콘택 저항 개선 및 드레인 포화 전류(IDsat Current) 증가 등의 다기능적인 공정이 가능하다. 또한 종래의 로 열처리 공정과는 달리 생산성(through put) 측면에서도 뒤떨어지지 않는다.

Claims (2)

  1. 반도체 기판의 필드 산화막상에 게이트 전극을 형성한 후, 소오스/드레인을 형성하는 단계;
    상기 게이트 전극과 접촉되는 제 1 콘택홀과, 상기 드레인과 접촉되는 제 2 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀을 통해 상기 게이트 전극과 접속되는 비트라인과, 상기 제 2 콘택홀을 통해 상기 드레인과 접속되는 워드라인을 형성하는 단계; 및
    상기 비트라인 및 상기 워드라인과 접속되는 계면에 형성된 산화막을 제거하기 위해, 급속 열처리 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 급속 열처리 공정은 아르곤(Ar), 질소(N2) 및 산소(O2) 중 적어도 어느 하나를 사용한 가스 분위기 및 900 내지 1100℃의 온도 범위에서 10 내지 60초 동안 실시되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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KR100929427B1 (ko) * 2003-02-05 2009-12-03 매그나칩 반도체 유한회사 Ｄｍｏｓ 트랜지스터의 제조 방법

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