JPS62169412A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、半導体集積回路装置の電極形成に適用して有効な技
術に関するものである。

〔従来の技術〕

半導体基板の表面に設けた半導体領域、例えばＭＩ　５
ＦＥＴのソース領域、ドレイン領域にはアルミニニウム
からなる配線が接続孔を通して接続されている。アルミ
ニニウムは半導体集積回路装置（以下、ＩＣという）の
製造工程中の熱処理によって、ソース領域およびドレイ
ン領域中に拡散する。このソース領域およびドレイン領
域中に拡散したアルミニニウムによって、ソース領域、
ドレイン領域と半導体基板との間が電気的に短絡される
という問題点がある。この問題点を解決するために、前
記アルミニュウム配線とソース領域、ドレイン領域の間
にチタン層とその上の窒化チタン層からなるバリアメタ
ルを設けることが、例えば、シンソリッドフィｔｖム（
Ｔｈｉｎ　５ｏｌｉｄ　Ｆｉｌｍ）。

Ｖｏｌ、９６．　１９８２．Ｐ３２７に示’ｇｔｔてい
る。

一方、ＭＩＳＦＥＴのソース領域およびドレイ／領域の
シート抵抗値を低減するために、ソース領域、ドレイン
領域上面にチタンシリサイド層を形成することが、例え
ば、１９８２年国際電子デバイス会議（Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ　ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ　Ｍｅ
ｅｔｉｎｇ）のテクニカルダイジェス）Ｐ７１４に示さ
れている。

〔発明が解決しようとする問題点〕

本発明者は、種々の検討の結果、上記バリアメタルの形
成及びシート抵抗の低減のためには、高融点金属のシリ
サイド層と、その直接窒化により形成した高融点金属の
窒化物（ナイトライド）層とからなる層を用いるのが好
適であることを発見した。

本発明は、上述の知見に基づいてなされたものであり、
上記高融点金属の７リサイド層及び窒化物層の形成方法
に関するものである。

本発明の目的は、半導体領域の抵抗を小さくするために
半導体領域の表面に形成される導＊ｔａが、配線等の導
電層が半導体領域に拡散することを防止する機能を有す
るようにすることにある。

本発明の他の目的は、上記機能を有する導゛１Ｎ：Ｊを
、半導体領域又は接続孔に自己整合的に形成することに
ある。

本発明の他の目的は、半導体領域の表面く形成される導
電層の抵抗値を、さらに小さくすることにある。

本発明の他の目的は、ＭＩＳＦＥＴのソース及びドレイ
ン領域の低抵抗化と接合耐圧の向上にある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

配線等の導電層を構成するアルミニュウムが半導体領域
中に拡散するのを防止するために、前記半導体領域と導
電層との間に他の導電層を形成する。前記性の導電層は
高融点金属のシリサイド層と、高融点金属の窒化物（ナ
イトライド）層からなる。これらの層を形成するための
熱処理は酸素の排除された雰囲気中で行なわれる。また
、シリサイド層を形成した後の熱処理は、層間絶縁膜を
キャップとして用いて行なわれる。

〔作用〕

上記した手段によれば、半導体領域と導電層との間に導
電層の半導体領域中への拡散を防止てるためにシリサイ
ド層又は窒化物層を形成することができ、また、これら
の酸化を防止できるので、その低抵抗化が図りる。また
、前記半導体領域の接合耐圧の劣化を防止できる。

〔第１実施例〕 第１図乃至第８図は、大発明の第１実施例を説明するた
めの図であり、扱う翫工程におけるＩＣの要部の断面図
である。

まず第１図に示すように、ｐ−型単結晶シリコンからな
る半導体基板ｌの所定の表面部に、フィールド絶縁膜２
およびｐ＋型チャネル、Ｚドア　／（領域３を形成する
。

フィールド絶縁膜２は、それが設けられろ以外の半導体
基板１の上面を耐熱酸化マスクで覆った後に、半導体基
板１の上面を選択的に酸化して形成する。耐熱酸化マス
クは、例えばＣＶＤ技術によって得られるシリコンナイ
トライド膜を用いる。

チャネルストッパ領域３は、フィールド絶縁膜２を形成
する以前に、予め半導体基板１の表面部にｐ型不純物を
導入し、この不純物をフィールド絶縁膜２を形成する熱
酸化工程中に拡散して形成する。前記ｐ型不純物はイオ
ン打ち込みによって導入し、またイオン打ち込みの際の
マスクはフィールド絶縁膜２を形成する際の耐熱酸化マ
スクと、これを形成するときのホトレジストマスクとを
用いる。

次に、半導体基板１のフィールド絶縁膜２の間の表面を
酸化してゲート絶縁膜４を形成する。

次に、ゲート電極５を形成するために１例えばＣＶＤ技
術によって得られる多結晶シリコン層を半導体基板１上
の全面に形成する。そして、この多結晶シリコン層の不
要な部分を選択的にエツチングしてゲート電極５を形成
する。

次に、第２図に示すよう罠、ゲート電極５をマスクとし
て用いて、半導体基板１の表面部にｎ型不純物、例えば
リンをＩ　Ｘ　１０　”　７ｃｍ”　、　５０　ＫｅＶ
のイオン打ち込みによって導入する。このｎ型不純物は
、ＭＩ　５ＦＥＴのソース領域およびドレイン領域の一
部である低不純物濃度領域（ｒ＋−型領域）を形成する
ためのものである。

次に、第３図に示すように、ゲート電極５の側面に側部
絶縁膜（サイドウオールスペーサ）６を形成するために
、半導体基板１上の全面に、例えばＣＶＤ技術によって
得られるシリコン酸化膜を形成する。このシリコン酸化
膜はゲート電極５の側部に特に厚く形成されるので、シ
リコン酸化膜をその上面からｒｅａｃｔｉｖｅ　ｉｏｎ
　ｅａｔｃｈｉｎｇによって徐々に除去することによっ
て、サイドウオールスペーサ６を形成する際にオーバエ
ツチングをした場合は、半導体基板１上のゲート絶縁膜
４も伴に除去される。

次に、ゲート電極５およびサイドウオール６をマスクと
して、イオン打ち込み（１，Ｘ　１０１６／ｃｍ”。

１００　ＫｅＶ）によってｎ型不純物、例えば砒素を半
導体基板１の表面に導入する。このｎ型不純物は、先に
導入したｎ型不純物より拡散係数の小さいものである。

そして、半導体基板１をアニールすることによって、半
導体基板１の表面部に導入した２種のｎ型不純物を拡散
して、ｎ−型半導体領域７ａとｎ＋型半導体領域７ｂと
からなるＬＤＤ　（ＬｉｇｈｔｌｙＤｏｐｅｄ　Ｄｒａ
ｉｎ　）構造を形成する。半導体領域７ａ、７ｂは、Ｍ
ＩＳＦＥＴのソース領域、ドレイン領域として用いられ
るものである。

次に、第４図に示すように、ゲート電極５および半導体
領域７ｂ上面Ｋ、高融点金属のシリサイド層８．９を形
成するために、半導体基板１上の全面に厚さ６０　ｎｍ
の高融点金属例えばチタン層１０を形成する。このチタ
ン層１０は、例えばスパッタ技術によって形成する。

次に、アニールによって、半導体領域７ｂとチタン層１
０とを反応させてチタンシリサイド層９を形成する。こ
のアニール工程中に、ゲート電極５とこの上のチタン層
１０とが反応するので、ゲート電極５上にもチタンシリ
サイド層８を形成することかできる。

このアニールは、第５図乃至第７図に示す工程に従って
、２回に分けて行なうことが好ましい。

第５図に示すように、１回目のアニールを行なうことに
よって、シリコンとチタンを反応させる。

このアニールは６００℃以下の温度で行なうのが好まし
く、この例では５００℃、２　ｈｒのアニールが行なわ
れる。雰囲気は窒素またはアルゴンである。シリコン酸
化膜２及び６上のチタン層は未反応のままである。

アニール温度が６００℃以下のとき、次のようになるこ
とを本発明者は実験の結果発見した。すなわち、チタン
シリサイド層８及び９の組成は、主として、ＴｉＳｉで
あり、その抵抗は３０Ω／口と比較的大きい。しかし、
シリコン酸化膜２及び６上に、不所望な化合物例えばＴ
ｉ５ｉＯ等が形成されることはない。また、チタンシリ
サイド層８及び９は露出したシリコン層５及び７ｂに自
己整合的にほぼ同一形状に形成され、それ以外には形成
されない。

次Ｋ、第６図に示すように、フィールド絶縁膜２および
サイドウオールスペーサ６上の不要となったチタン層１
０をエツチングによって選択的に除去する。エツチング
液としては過酸化水素系のエツチング液（例えばＨ，Ｏ
，：ＮＨ，＝１　：　１の　　　゛水溶液）を用いるこ
とができる。このエツチング液はチタンシリサイド（Ｔ
ｉＳｉ　）層８，９には働かない。一方、チタン層１０
は、エツチングの残りなく、除去できる。チタンシリサ
イド層８及び９はシリコン層５及び７ｂ上に残る。

１回目のアニール温度が６００℃以上のとき、上述のよ
うな選択エツチングはできない。シリコン酸化膜２及び
６上に形成されてしま’５　Ｔｉ５ｉＯ等はフッ酸でな
ければ除去できないからエツチング液としてフッ酸の水
溶液を用いなければならない。しかし、フッ酸はチタン
シリサイド層も、またエツチングしてしまう。この結果
、エツチング液として７ツ酸を用いた場合、チタンシリ
サイド層８，９もエツチングされてしまう。一方、他の
エツチング液を用いた場合、シリコン酸化膜２゜６上に
除去されることなく残るＴｉ５ｉＯによって、各チタン
シリサイド層間が短絡する不良が生ずる。

また、この場合、チタンシリサイド層は主としてＴ　ｉ
Ｓ　ｉ　ｔからなるが、その一部がシリコン酸化膜２．
６上にも形成されてしまう場合がある。このため、チタ
ンシリサイド層間の短絡が発生する。

次に、第７図に示すように、チタンシリサイド層８．９
を低抵抗化するため及び窒化チタン層１１．１２を形成
するために、窒素を含むガス中でアニールする。すなわ
ち、このアニールは、チタンシリサイド層を形成するた
めの２回目のアニールと、窒化チタン層形成のためのア
ニールとを兼ねたものである。

本発明者は、実験の結果、次のことを発見した。

つまり、チタンシリサイド（ＴｉＳｉ）層は６００℃以
上の温度のアニールによって、抵抗が２〜３Ω／口と小
さいチタンシリサイド層（主としてＴｉＳｉ、からなる
）に変化する。一方、チタンシリサイド層の表面は、窒
素雰囲気中での９００℃以上の温度のアニールによって
、窒化チタンとなる。

以上のことから、第７図に示すアニールは、窒素雰囲気
中で９００℃以上で行なわれる。

この実施例では、短時間でのアニールが可能なランプア
ニールが用いられる。９ｏｏ℃の高温アニールであるの
で、その間に半導体領域７ｂ形成のための砒素が基板か
ら蒸発する。このため、アニール時間を短くすることに
よって、砒素の蒸発量を少なくしている。ランプアニー
ルは、例えばハロゲンランプを用い９００℃で１０秒行
なわれる。

砒素の蒸発を極めて少なくしているので、チタンシリサ
イド層９と半導体領域７ｂとの間の接触抵抗が増加する
ことを防止でき、また、半導体領域７ｂの接合深さが浅
くなることを防止できる。

接合深さが浅くなった場合、半導体領域７ｂと基板１と
の間のＰＮ接合の降伏電圧が低下してしまうという不良
を生ずる。

このアニールによって、チタンシリサイド層は抵抗が約
１／１０の２〜３Ω／口とされる。また、このアニール
によって、チタンシリサイド層９をその上面を窒化チタ
ン層１２にすることができる。

窒化チタン層は約１０ＯＡである。窒化チタン層１２中
に含まれているべきシリコンは、チタンシリサイド層９
又はその下の基板内に析出される。

チタンシリサイド層９より窒化チタン層１２の方がシー
ト抵抗値が大ぎい（約５倍）ので、シート抵抗値の増加
をできるだけ少なくするため窒化チタン層は薄い方がよ
い。しかし、アニール時間を充分に長くすることによっ
て、チタンシリサイド層９の全てを窒化チタン層１２と
することもできる。

この実施例では、前記１回目及び２回目のアニール、丁
なわち２５０℃以上でのアニールを行なう時、アニール
炉内に酸素が実質的に含まれないようにされる。本発明
者の検討によれば、チタンシリサイド層、特にＴｉＳｉ
又はＴｉ５ｉｌをその主な組成とするチタンシリサイド
層は、酸化され易い。この酸化反応が進み易いのは、Ｔ
ｉＳｉ又はＴｉＳｉ２それ自体の特性であると同時に、
また、ＴｉＳｉ又はＴｉＳｉ２生成時の温度が前述のよ
うに高いためと考えられる。酸素を含むチタンシリサイ
ド（ＴｉＳｉｚ）層のシート抵抗は、その内部にチタン
、シリコン又はチタンシリサイドの酸化物が存在するこ
とによって、例えば、１７０Ω／口と高くされてしまう
。

なお、本発明者の検討によれば、アニー・ル炉内の雰囲
気の略１％以下であれば、酸素を含んでいても、チタン
シリサイド層および値化チタン層の抵抗の上昇はあまり
大きくならずにすむ。

以上のように、自己整合によって半導体領域７ｂの上面
に形成した比較的抵抗の大きいチタンシリサイド（Ｔｉ
Ｓｉ）層９をさらに酸素の含有量が１％以下の窒素雰囲
気中でアニールして抵抗の小さいチタンシリサイド（Ｔ
ｘＳｉｔ　）Ｎとしている。これにより、半導体領域７
ｂに対し自己整合的に抵抗の小さいチタンシリサイド層
（第１導電層）を形成できる。

また、このアニールによりチタンシリサイド層の上面を
窒化チタン層１２としたので、窒化チタン層１２からな
るバリアメタル（第２導電層）を、マスク合せ余裕無し
で、半導体領域７ｂ上に形成することができる。

さらに、半導体領域７ｂの上面に、該半導体領域７ｂよ
りシート抵抗の小さいチタンシリサイド層９（あるいは
窒化チタン層１２）を設けることによって、半導体領域
７ｂを伝搬すべき電気信号の伝搬速度を向上することが
できる。

また、ゲート電極５上にチタンシリサイド層８（窒化チ
タン層１１）を形成することにより、ゲート電極５を伝
達する電気信号の伝搬速度を向上することができる。

さらに、チタンシリサイド層８，９を形成するために熱
処理装置を用い、ガス中に窒素を含ませるだけで窒化チ
タン７６１１．１２を形成できる。

以上のよ、うに、半導体領域７ｂおよびゲート電極５の
シート抵抗値を低減させ、かつ半導体領域７ｂ上の少な
くとも一部に自己整合によってバリアメタルを形成する
ことに、本災施例の特徴がある。

なお、チタンシリサイド層は、上述の方法によらず、他
の方法によって形成してもよい。すなわち、チタンシリ
サイドつまりＴｉＳｉ又はＴｉ５ｉｔを基板上全面にＣ
ＶＤ法、スパッタ法又はｃｏ　−５ｐｕｔｔｅｒ法によ
り堆積する。そして、これをホトリソグラフィによって
選択的に除去し、第６図の構造を得ズもよい。なお、Ｔ
ｉＳｉを堆積した時は、アニールによってＴｉＳｉ２と
するのが良い。

この場合、前記１回目及び／又は２回目のアニールが省
略できるが、一方、半導体領域との自己整合は難しい。

なお、チタン層又はチタンシリサイド（ＴｉＳｉ又はＴ
ｉ５ｉｙ）層を、半導体領域（シリコンの露出している
表面）に選択的にＣＶＤにより形成してもよい。

次に、第８図に示すように、例えばＣＶＤによってフォ
スフオシリケードガラス（ＰＳＧ）からなる絶縁膜を半
導体基板１上の全面に形成する。

そして、半導体領域７ｂ上の絶縁膜１３を選択的に除去
して、接続孔】４を形成する。

次に、（第３）導電層１５を形成する。導電層１５はア
ルミニュウムからなる第１層及び第３層１５ａ及び１５
ｃと、これらにサンドインチ状に挟まれたタンタルから
なる第２層１５ｂとからなる。アルミニュウム配線層１
５の幅が微細になりアルミニニウムの粒径と略等しくな
ると、配線層１５がアルミニニウム粒毎に断線したよう
に見える結果、その配線抵抗が増大する。この断線を防
止し抵抗増加を抑えるため、タンタル層１５ｂが中間層
として形成される。

まず、半導体基板１上の全面にアルミニュウム層、タン
タル層、アルミニニウム層を１＠次形成する。このアル
ミニニウム層及びタンタル層は、例えばスパッタによっ
て形成する。そして、このアルミニュウム層及びタンタ
ル層の不要な部分を、例えばドライエツチングによって
選択的に除去して導電層１５を形成する。

このような導電層１５を用いる場合、特に本発明は有効
である。すなわち、第２層としてタンタルを有する場合
、タンタルがその周囲のシリコンを吸収し、反応してシ
リサイドになり易い。このため、バリア層となる窒化チ
タン層１１．１２がない場合、タンタルによって基板中
のシリコンが吸い上げられ、接合等が破壊される。これ
は、タンタル以外の高融点金属（Ｍｏ、Ｗ、Ｔｉ）を第
２層１５ｂとして用いた場合しζも、同様である。なお
、高融点金属層１５ｂは、導電層１５ａ、１５ｃ中に拡
散し、又は化合物を形成し、一つの層１５ｂとして残存
しない場合もある。

なお、アルミニー、ラム層１５ａ、１５ｃは、シリコン
、銅等を含むものであ・りてよい。特に第１層１５ａは
ミリコンを含むことが好ましい。又、第２層１５ｂはシ
リコンを含む層、つまり高融点金属のシリサイド層であ
ってもよい。導電層１５がシリコンを含む場合、バリア
層としての窒化チタン層１．１　、１２の厚さを薄くで
きる。

次に、第９図に示すように、例えばＣＶＤによって得ら
れるシリコン酸化膜を用いて半導体基板１上に絶縁膜１
６を形成する。

半導体領域７ｂ上に自己整合によって、窒化チタン層１
２からなるバリアメタルを設けることができるので、バ
リアメタルと導電層１５とのマスク合せ余裕を不要にで
きる。

導電層１５を形成した後、導電層１５と半導体領域７ｂ
との接続抵抗を抵抗するために半導体基板１をアニール
する必要がある。

一方、絶縁膜１６には、ナ）　ＩＪコニウムオン等の不
純物イオンを捕捉する効果がある。ところが、この不純
物の捕捉効果は、絶縁膜１６の形成温度が低いと低下す
る。

そこで、絶縁膜１６を形成した後にも、半導体基板１を
アニールすることＫよって、絶縁膜１６の前記不純物の
捕捉効果を向上させている。

ところが、窒化チタン層がない場合、前記導電層１５と
半導体領域７ｂとの接続抵抗を低減させるためのアニー
ル工程中に、導電層１５を構成するアルミニニウムがチ
タンシリサイド層９内に拡散し、さらに半導体領域７ｂ
内に拡散する。この半導体領域７ｂ内に拡散したアルミ
ニュウムは、絶縁膜１６が有する不純物イオンの捕捉効
果な向上させるためのアニール工程中に半導体領域７ｂ
の内部にさらに拡散しようとする。アルミニュウムが半
導体領域７ｂ内に拡散すると、半導体領域７ｂと半導体
基板１との間が短絡する恐れがある。

しかし７本実施例では、チタンシリサイド層９よりグレ
インが小さいためにち密な層を形成することができかつ
アルミニニウムとの反応温度がチタンシリサイド層９よ
り高い窒、化チタン層１２を導を層１５と半導体領域７
ｂとの間に設けである。

したがって、前記アニール工程中にアルミニュウムが半
導体領域７ｂＰ’３に拡散するのを防止できるので、半
導体領域７ｂと半導体基板１との間の接合破壊を防止す
ることができる。

本実施例のＩＣは、絶縁膜１６を形成した後に。

半導体基板１等からなるチップをパッケージによって外
気から封止して完成する。半導体基板１をパッケージに
固定する技術として、半導体基板１とパッケージの金の
膜とを摩擦させることＫよって、それらの間に金−シリ
コン共晶を形成して固定する方法がある。

この共晶を形成する際にも半導体基板１に熱が加えられ
るので、導電層１５を構成するアルミニニウムが半導体
領域７ｂ内に拡散する恐れがある。

しかし、本実施例では、窒化チタン層１２かもなるバリ
アメタルを半導体領域７ｂ上に設けであるので、前記共
晶を形成する際にアルミニニウムが半導体領域７　ｂ、
内に拡散するのを防止できる。

〔第２実施例〕 第１０図乃至第１３図は、第２実施例を示す図である。

第２実施例の特徴は、チタンクリサイド（ＴｉＳｉｌ　
）層形成のだめのアニールを窒化チタン層形成のための
アニールと別に行なう点と、チタンシリサイド（Ｔｉｍ
ｉｄ）層形成のためのアニール後に半導体領域７ｂを形
成する点にある。

第１実施例の第２図に示すまでの工程を行なった後、ア
ニールにより、低不純物濃度のｎ−型半導体領域７ａを
形成する（第１０図）。

次に、半導体領域７ｂを形成するための不純物の導入及
びアニールを除いて、第３図から第６図に示すまでの工
程を行なう。これによって、第１１図に示すように、チ
タンシリサイド（ＴｉＳｉ）層８と半導体領域７ａ上の
チタンシリサイド（ＴｉＳｉ）層９とが形成される。チ
タンシリサイド層８及び９の形状は、６００℃以下のア
ニールのみを行なったので、シリコン酸化膜２及び６に
よって決まる。

次に、チタンシリサイド（ＴｉＳｉｘ）Ｍ形成のだめの
２回目のアニールを行なう。これは窒素（又はアルゴン
）雰囲気中で、７００℃で５０分間行なわれる。アニー
ル温度が９００℃より低いので、窒化チタンは形成され
ない。これにより、第１２図に示すように、１２０ｎｍ
のチタンシリサイド（ＴｉＳｉ、）層８，９がシリコン
層に自己整合的に形成される。この状態で、半導体領域
７ｂを形成するための砒素のイオン打ち込み（ＩＸ　１
０１６／ａｎ”　、　１２０　ＫｅＶ　）を行なう。砒
素イオンは、第１２図に点線で示すように、ゲート電極
５、サイドクオールスベーサ６及びフィールド絶縁膜２
をマスクとして基板に導入される。

次に、窒化チタン形成のための９５０℃のアニールな行
なう。このアニールはチタンシリサイド層および窒化チ
タン層の酸化を抑える為、酸素の含有量が１％以下の雰
囲気中で行なう。また、このアニールは第１実施例と同
様にランプアニールである。これによって、第１３図に
示すように、チタンシリサイド層８，９に自己整合的に
窒化チタン層１１．１２が形成される。また、このアニ
ールによって、打ち込まれた砒素が活性化され、ｎ＋型
半導体領域７ｂが形成される。

この実施例によれば、チタンシリサイド層の低抵抗化の
ためのアニールを独立に行なっているので、チタンシリ
サイド（、Ｔ’＋Ｓ＋２　）　ｆｄ９の厚さを制御でき
る。また、窒化チタン層Ｊ２の厚さも制御し易い。した
がって、チタンシリサイド層９を厚くし、窒化チタン層
１２を薄くして、全体の抵抗値を小さくできる。

この実施例によれば、２回目のアニールの時に砒素が基
板内に導入されていないので、７００℃という比較的高
温でのアニールにおいでも砒素の蒸発は考慮しなくてよ
し・。

この実施例によれば、１回目及び２回目のチタンシリサ
イド層形成のためのアニールの時に、基板内の不純物濃
度が低い。すなわち、チタンシリサイド層９を形成すべ
き領域のｎ型不純物濃度は低い。このため、チタンシリ
サイド層を充分厚く形成できる。シリサイドは、不純物
濃度が約１０！Ｏ／ｃｍ”以上のシリコンでは形成され
る速度が遅くなる。本実施例によれば、ア＝−ｙのとき
砒素が導入されていないので、シリサイド層を厚くでき
る結果、抵抗値を小さくできる。

〔第３実施例〕 第１４図乃至第１７図は、本発明の第３実施例を説明す
るための図である。

第３実施例は、半導体領域７ｂ形成のためのアニールを
絶縁膜１３形成後に行ない、また、接硯孔１４を形成し
た後に接続孔１４から露出するチタンシリサイドＮＩ９
を窒化チタン層１２とするものである。

第１４図に示す半導体領域７　ａ、Ｔｉ５ｉｌを主成分
とするチタンシリサイド（ＴｉＳｉ、　）層８゜９を第
２実施例と同様の方法によって形成する。

この後、第２実施例と同様に、半導体領域７ｂ形成のた
め、砒素イオンをイオン打ち込みにより、導入する。す
なわち、第１２図と同一の状態を第１４図に示すように
得る。

次に、第１５図に示す絶縁膜１３を第１実施例と同様に
形成する。

この状態で、打ち込んだ砒素イオンの活性化のため、つ
まり半導体領域７ｂ形成のためのアニールを９５０℃で
３０分間行なう。このアニールも、特に制限されないが
、酸素が１％以下の雰囲気で行なうことが望ましい。

この実施例では、８ｏｏ℃以上の比較的高い温度下で行
なわれるイオンの活性化のためのアニールを、絶縁膜１
３で覆った状態（キャップをした状態）で行なっている
。したがって、アニール温度は比較的高いが半導体領域
７ｂの砒素は、外方へ拡散しない。この方法によれば、
ンースおよびドレイン領域７ｂの接合が浅くなることに
よる、基板１と領域７ｂとの間のＰＮ接合の逆方向降伏
電圧の低下が無い。

前記アニールは、複数回に分けて行なってもよい。例え
ば、イオン打込みした不純物を一旦低温でアニールして
半導体領域７ｂを形成した後、絶縁膜１３を基板上に被
着し、これをキャップとしてさらに高温（上述した８０
０℃以上の活性化のために有効な温度）でのアニールな
行なうようにしてもよい。

絶縁膜１３がＰＳＧ膜からなる場合、特に制限されない
が、前記アニールはＰＳＧ膜のりフロー（グラスフロー
）のためのアニールと兼ねることも可能である。

次に、第１６図に示すように、絶縁膜１３に接続孔１４
を第１実施例と同様に形成する。

次に、第１７図に示すように、窒素を含むガス雰囲気中
でのアニール（９５０℃、３０分）によって、接続孔１
４から露出している部分のチタンシリサイド（ＴｉＳｉ
２）層９を窒化チタン層１２に形成する。窒化チタン層
の酸化を抑える為、アニール時の酸素の含有量を１％以
下とする。

第３実施例では、前記アニール工程の時間を充分に長く
して、第１７図におけるチタンシリサイド層９の底部ま
で窒化チタン層１２を形成した。

窒化チタン層１２の厚さは１２０ｎｍである。

なお、ゲート電極５上のチタンシリサイド層８は、絶縁
膜１３によって覆われているので、窒化チタン層とはな
らない。

次に、ｎ型不純物、例えばリンをイオン打ち込みによっ
て、接続孔１４を通し、さらにチタンシリサイド層９を
貫通させて半導体領域７ｂ内に導入する。そして、アニ
ールして前記ｎ型不純物を半導体基板１内に拡散させる
。

リンのイオン打ち込みは、第１６図に示す状態、すなわ
ち、接続孔１４を形成した後であって窒化チタン層１２
形成前に行なうこともできる。

この実施例では、ランプアニールでなく通常のアニール
によって、窒化チタン層１２を形成している。アニール
時間が長いが、絶縁膜１３がキャップとして働くので、
絶縁膜１３に６ｆわれだ領域からは砒素は外方拡散しな
い。接続孔１４からのみ砒素は外部へ拡散する。接続孔
１４から外部へ蒸発することによって減少したｎ型不純
物の量を補うため、ｎ型不純物が再び導入される。した
がって、この不純物の導入は、接続孔１４を通して行な
うだけで十分である。また、この不純物の導入によって
形成される半導体領域は、半導体領域７ｂより深い必要
はない。

ｎ型不純物としてリンを用いることが好ましい。

リンは、例えば９００℃以上の高温でアニールされた場
合でも、シリコン基板中へ多く拡散し、基板の外へ拡散
する量は少ないからである。

窒化チタン層１２は、チタンシリサイドＮ９よりシート
抵抗値が大きいので、窒化チタン層１２を形成すること
によって、半導体領域７ｂ上面のシート抵抗値が増加す
る恐れがある。しかし、本実施例では、接続孔１４にお
けるチタンシリサイド層９のみを窒化チタン層１２とす
るので、窒化チタン層１２を形成することによる半導体
領域７ｂ上面のシート抵抗値の増加を防ぐことができる
。

この実施例によれば、ソースおよびドレイン領域の接合
が浅くなることによる逆方向の降伏電圧の低下が無い。

この実施例によれば、９５０℃のアニール後のソース及
びドレイン領域のシート抵抗は３〜５Ω／口である。絶
縁膜１３無しで９５０℃、３０分のアニールを行なりた
ときのそれは、約１４０／口と太きい。この差はアニー
ル温度が高い程大きくなる。また、ソースおよびドレイ
ン領域と基板との間に接続のリーク電流はＩ　Ｘ　１０
””’　ｋ／ｍ以下である。窒化チタン層が無くチタン
シリサイド（ＴｉＳｉ２）層のみの場合は、リーク電流
は２．５〜３　Ｘ　１０−”　（３，５〜、ｉ　ｘ　１
ｏ”ｏ　）　Ａ／瓢であるＯ窒化チタン層及びチタンシ
リサイド層の両方が無い場合は、リーク電流は約４　Ｘ
　１０−”　（１〜１，５Ｘ　１０−’　）　Ａ／ｗｍ
である。これらの数値は、０外は４５０℃のアニール後
の値であり、０内は５００℃のアニール後の値である。

本実施例のリーク電流はアニールの温度が高くなっても
増加しない。

実施例において開示された新規な技術によれば、以下の
効果を得ることができる。

（１）高融点金属のシリサイド層を窒化することにより
、その表面に窒化物層を形成する時に、酸素を排除した
雰囲気中で窒化を行なっている。これにより、シリサイ
ド層又は窒化物層が酸素を含むことによってその抵抗値
が増大することを抑制できる。

（２）高融点金属のクリサイド層をアニールして低抵抗
化する時に、酸素を排除した雰囲気中でアニールを行な
っている。これにより、ノリサイド層が酸素を含むこと
によってその抵抗値が増大することを抑制できる。

（３）高融点金属を含む配線層、特に高融点金属層とア
ルミニュウム層との積層構造の配線層と、シリコン半導
体領域とを接続する場合、これらの間に、高融点金属の
シリサイド；−とその上の高融点金属の窒化物層とから
なる層を形成している。これにより、配線層と半導体領
域との間の反応を抑制できる。

（４）半導体パＡ域上の高融点金属の７リサイド７１−
を形成する時又は形成した後にシリサイド層を通してイ
オン打ち込みした不純物の活性化のためのアニールを、
シリサイド層の上に形成されたシリサイド層とその上の
導電層との間を電気的に分離する層間絶縁膜なアニール
キャップとして用いている。これにより、半導体領域か
らの不純物の外方拡散を抑えると共に製造工程の簡略化
を図ることができる。

（５）上記（４）に加えて、クリサイド層上にその窒化
により窒化物層を形成する時に、層間絶縁膜をマスクと
して用いそれに形成されたコンタクトホール内にのみ窒
化物層を形成している。これにより、さらに不純物の外
方拡散を抑えることができ、また、バリアメタルを必要
な部分にのみ形成することができる。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。

例えば、本発明はＰチャネルＭＩ　５ＦＥＴあるいはＮ
及びＰチャネルＭＩＳＦＥＴの双方を備えたＩＣにも適
用できる。ＭＩＳＦＥＴはＬＤＤ構造以外の構造であっ
ても、何ら問題ない。サイドウオールスペーサはシリサ
イド層の形成後に、除去することができる。アルミニュ
ウム配線層は、シリコン及び／又は銅等の少量の不純物
を含むものであってもよい。

高融点金属シリサイド層を窒化物層に形成する方法とし
ては、プラズマ状態にした窒化ガスを用いる方法、アン
モニアガスを用いる方法、イオン打ち込みによって窒素
原子あるいは分子を導入する方法を用いてもよい。

プラズマを用いる方法では、窒素ガスが励起状態にある
ことからシリサイド層との反応速度を速めることができ
るので、窒化物層を形成するための時間を短縮すること
ができる。例えば、純粋なアンモニア（ＮＨａ）ガスを
用い、圧力１．１　Ｔｏｒｒ　。

電力密度５００Ｗ／ｃｍ”、温度５００℃の条件で３０
分間チタンシリサイド（ＴｉＳｉ、）の窒化な行なうと
、２００人のチタンナイトライド層を形成できる。この
方法によれば、窒化の際の処理温度が低くてよいので、
半導体領域からの不純物（特に砒素）の外方拡散の量を
小さくできる。特に、シリサイド層の低抵抗化（ＴｉＳ
ｉ、層の形成）のためのアニールを第３実施例に示した
方法で行ない、クリサイド層の窒化をプラズマ窒化法で
行なえば、製造プロセスの低温化、簡略化ができ、半導
体領域からの不純物の拡散を有効に抑えろことができる
。

また、アンモニアガスを用いる方法では、アンモニアガ
スが絶縁膜１３と反応しにくいことから、窒化層１２を
形成する際に絶縁膜１３が受ける損傷を防止できる。具
体的には、純粋なアンモニア（ＮＨｓ）ガスを雰囲気と
して用い、９５０℃のアニールを施せばよい。

イオン打ち込みを用いる方法では、イオン打ち込みのエ
ネルギー及びドーズ量を制御することによって、窒化物
層１２の膜厚を容易に制御して形成することができる。

例えば、窒素（Ｎ）をｌＸ１０１６個／ａｎ”　、　　
８０　ＫｅＶで、高融点金属のシリサイド層に打ち込む
。この後、９５０℃でアニールを行なうことにより、窒
化物層を形成することができる。

本発明は高融点金属としてのチタン以外のＭｏ。

Ｗ、Ｔａ等を用いた場合にも有効である。この場合、窒
化物層は窒素、高融点金属およびシリコンの夫々を含む
層であってよい。また、アニールの温度、時間は適当な
値にすることができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、高融点金属のシリサイド層又は窒化物層の低
抵抗化を達成できる。また、これらの層の下の半導体領
域の接合耐圧の劣化を防止できる。

【図面の簡単な説明】

第１図〜第１１は、本発明の第１実施例を示し、製造工
程ごとの断面を示す断面図、 第１０図〜第１３図は、本発明の第２実施例を示し、製
造工程ごとの断面を示す断面図、第１４図〜第１７図は
、本発明の第３実施例を示し、製造工程ごとの断面を示
す断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・チャネルストッパ領域、４・・・ゲート絶縁膜、５
・・・ゲー）！極、６・・・サイドウオールスペーサ、
７ａ。 ７ｂ・・・半導体領域（ソース、ドレイン）、８．９・
・・チタンシリサイド層、１０・・・チタン層、１１゜
１２・・・窒化チタン層、１３．１６・・・絶縁膜、１
４・・・接続孔、１５・・・導電層、１７・・・絶縁膜
。 第　　１　　図 第２図 第　　３１− 第　　４　　図 第５図 第　　６　　図 第　　７　　図 第　　８　　図 第９図 □（０゜ 第　　１０　図 第１１図 第１２図 第　　１３　図 第１４図 第　　１５　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に形成された半導体領域と、前記半導体
   領域上に形成された高融点金属のシリサイド層と、前記
   シリサイド層上に形成された前記高融点金属の窒化物層
   とを有する半導体集積回路装置の製造方法であって、前
   記窒化物層は前記シリサイド層の窒化によって形成され
   たものであり、前記窒化は窒素を含む雰囲気中でのアニ
   ールによって形成されたものであることを特徴とする半
   導体集積回路装置の製造方法。 ２、前記アニールは、雰囲気中の酸素量が１％以下の雰
   囲気において行なわれることを特徴とする特許請求の範
   囲第１項記載の半導体集積回路装置の製造方法。 ３、前記アニールは、アンモニア雰囲気の中で行なわれ
   ることを特徴とする特許請求の範囲第１項又は第２項に
   記載の半導体集積回路装置の製造方法。 ４、前記アニールは、プラズマ状態とされた窒素を含む
   雰囲気中で行なわれることを特徴とする特許請求の範囲
   第１項又は第２項に記載の半導体集積回路装置の製造方
   法。 ５、前記シリサイド層はチタンシリサイド層であり、前
   記窒化物層は窒化チタン層であることを特徴とする特許
   請求の範囲第１項乃至第４項に記載の半導体集積回路装
   置の製造方法。 ６、前記チタンシリサイド層はＴｉＳｉ＿２をその主成
   分としてなることを特徴とする特許請求の範囲第５項に
   記載の半導体集積回路装置の製造方法。 ７、半導体基板に形成された半導体領域と、前記半導体
   領域上に形成された高融点金属のシリサイド層と、前記
   シリサイド層上に形成された前記高融点金属の窒化物層
   とを有する半導体集積回路装置の製造方法であって、前
   記窒化物層は、前記シリサイド層に窒素をイオン打込み
   した後、これをアニールすることによって形成したもの
   であることを特徴とする半導体集積回路装置の製造方法
   。 ８、半導体基板に形成された半導体領域と、前記半導体
   領域上に形成された高融点金属のシリサイド層と、少な
   くとも前記シリサイド層を覆うように形成された絶縁膜
   と、前記絶縁膜上に形成された導体層とを有する半導体
   集積回路装置の製造方法であって、前記絶縁膜を形成し
   た後に前記半導体領域形成のために導入した不純物の活
   性化のためのアニールを行なう工程を含むことを特徴と
   する半導体集積回路装置の製造方法。 ９、前記不純物は、前記シリサイド層形成時又は後に導
   入されることを特徴とする特許請求の範囲第８項記載の
   半導体集積回路装置の製造方法。