KR101002046B1 - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 다결정실리콘층을 게이트전극으로 사용하는 반도체소자에서 게이트전극 패턴닝 후에 반도체기판 표면에 질소영역을 형성한 후, 에치 손상을 보상하기 위하여 재산화 공정을 실시하여, 재산화 공정시 게이트전극 에지부에서 발생하는 게이트 버즈빅을 방지하였으므로, 게이트 버즈빅에 의한 소자의 Vt 증가를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}

도 1은 종래 기술에 따른 반도체소자의 단면도.

도 2는 종래 기술에 따른 형성된 반도체소자의 단면 SEM 사진.

도 3a 내지 도 3c는 본 발명에 따른 반도체소자의 제조공정도.

<도면의 주요 부분에 대한 부호의 설명>

10, 20 : 반도체기판 12, 22 : 게이트산화막

14, 24 : 다결정실리콘층 16, 26 : 희생산화막

18 : 게이트 버즈빅 28 : 질소영역

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트전극으로 다결정실리콘층을 사용하는 경우 발생되는 게이트 버즈빅을 방지하여 소자가 국부적으로 Vt가 변화되는 것을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.

반도체소자가 고집적화되어 감에 따라 MOSFET의 게이트 전극도 폭이 줄어들 고 있으나, 게이트 전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨린다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용된다.

일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOSFET의 채널 폭을 조정한다. 여기서 가장 널리 쓰이는 MOSFET는 게이트 전극으로 불순물이 도핑된 폴리실리콘층을 사용하고, 소오스/드레인 영역은 반도체기판상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트전극의 면저항은 약 30∼70Ω/sq 정도이며, 소오스/드레인 영역의 면저항은 N+의 경우에는 약 70∼150Ω/sq, P+의 경우 약 100∼250Ω/sq 정도이며, 게이트 전극이나 소오스/드레인 영역 상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택당 약 30∼70Ω/sq 정도이다.

이와 같이 게이트전극과 소오스/드레인 영역의 높은 면저항 및 콘택 저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트전극과 소오스/드레인 영역의 상부에만 금속 실리사이드막을 형성하여 MOSFET의 전류구동능력을 증가시켰다. 이러한 실리사이드중에서 TiSi₂는 저항이 가장 낮고, 비교적 열 안정성이 우수하고 제조방법이 용이하여 가장 각광받고 있다.

Ti 실리사이드를 사용하면 게이트전극과 소오스/드레인 영역의 면저항을 약 5Ω/sq, 콘택 저항은 콘택당 약 3Ω/sq 이하로 현저하게 감소되어 MOSFET의 전류구동능력이 40% 이상 증가되므로 MOSFET의 고집적화가 가능하다.

따라서 기가급 이상의 DRAM 소자나, 고집적화와 동시에 고속동작이 요구되는 로직 소자에서는 게이트전극과 소오스/드레인 영역의 표면에 실리사이드막을 형성하여 면저항을 낮추어 줄 필요성이 증가되고 있으며, 상기 Ti실리사이드막 보다 열적 안정성이 우수한 W-실리사이드막이 게이트전극으로 사용되기도 하지만 실리사이드막 자체의 저항이 통상의 금속보다는 높아 기가급 이상의 소자에서는 열적 안정성이 우수하고, 저항이 낮은 W층을 사용하기도 한다.

도 1은 종래 기술에 따른 반도체소자의 단면도이다.

먼저, 실리콘 웨이퍼 반도체기판(10)상에 게이트산화막(12)과 다결정 실리콘층(14)을 순차적으로 적층한 후, 게이트 패턴닝 마스크를 사용하여 상기 다결정실리콘층(14)과 게이트산화막(12)을 순차적으로 시진식각하여 다결정실리콘층(14) 패턴으로된 게이트전극을 형성한 후, 상기 패턴닝 공정에서의 반도체기판(10) 및 다결정실리콘층(14)의 손상을 보상하기 위하여 산화 공정을 진행하여 희생산화막(16)을 형성한다. 이때 상기 다결정실리콘층(14) 패턴 에지와 게이트산화막(12)의 인접 부분에서 반도체기판(10)과 다결정실리콘층(14)의 산화에 의해 게이트 버즈빅(18)이 발생한다.

상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 다결정실리콘층을 게이트전극으로 사용하는 소자에서 게이트전극 패턴닝 후에 식각 손상을 보상하기 위해 실시하는 재산화 공정을 실시하게 되는데, 이때 상기 반도체기판과 다결정실리콘층 패턴의 게이트산화막과 접한 외곽 부분에서 산화 반응이 일어나, 도 2에 도시된 것과 같이 게이트 버즈빅이 발생되며, 상기 게이트 버즈 빅에 의해 소자의 Vt가 국부적으로 증가되어 소자이 동작 신뢰성을 떨어뜨리는 문제점이 있다.

이러한 문제점은 살리사이드 구조의 게이트전극이나 하드마스크층을 사용하는 소자 등과 같이 다결정실리콘층을 게이트전극으로 사용하는 모든 소자에서 발생된다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명은 목적은 다결정실리콘층을 게이트전극으로 사용하는 반도체소자에서 게이트산화막의 버즈빅이 생성되지 않도록하여 Vt의 국부적인 증가를 방지하여 소자의 동작 특성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,

반도체기판상에 게이트산화막을 형성하는 공정과,

상기 게이트산화막 상에 다결정실리콘층을 포함하는 게이트전극을 형성하는 공정과,

상기 게이트전극 양측의 반도체기판 상에 질소영역을 형성하는 공정과,

상기 구조의 반도체기판을 열처리하여 희생산화막을 형성하는 공정을 구비함 에 있다.

또한 본 발명의 다른 특징은, 상기 질소영역은 이온주입 또는 확산을 형성되며, 상기 질소영역을 이온주입으로 형성하는 공정에서 N2+ 이온일때는 1∼50keV 의 에너지로 이온주입하고, N+ 이온은 1∼25keV 의 에너지로 이온주입하고, 상기 질소영역을 이온주입으로 형성하는 공정은 웨이퍼에 수직으로 전면 이온주입하여 형성하거나, 웨이퍼의 수직에 대하여 경사각 1∼30° 의 경사 이온주입을 실시하여 형성하거나, 상기 질소영역은 N 포함 가스 분위기에서 700∼1200℃에서, 5분∼3시간 동안 열처리하여 형성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.

도 3a 내지 도 3c는 본 발명에 따른 반도체소자의 제조공정도이다.

먼저, 반도체기판(20)상에 활성영역을 정의하기 위한 소자분리 영역(도시되지 않음)을 형성하고, 전면에 게이트산화막(22)을 형성한 후, 그 상부에 게이트전극이 되는 다결정 실리콘층(24)을 형성한다.

그다음 상기 다결정실리콘층(24)을 게이트 패턴닝 마스크로 사진식각하여 다결정실리콘층(24) 패턴으로된 게이트전극을 형성한다. 이때 상기 게이트전극 이외 지역의 게이트산화막도 제거되어 반도체기판(20)이 노출된다. (도 3a 참조).

그다음 상기 노출되어있는 반도체기판(20) 표면에 질소 이온을 이온주입하여 질소 영역(28)을 형성하여 산소의 확산율을 떨어뜨린다. 여기서 상기 질소영역(28) 형성을 위한 이온주입은 N2+ 이온일때는 1∼50keV 의 에너지로 이온주입하고, N+ 이온은 1∼25keV 의 에너지로 이온주입하며, 경사각 없이 웨이퍼에 수직으로 전면 이온주입하여도 수평 확산에 의해 게이트전극의 에지 부분으로도 주입이되며, 효과적으로 질소 이온을 게이트전극 에지부분에 주입하기 위하여 웨이퍼에 수직선에 대하여 경사각 1∼30° 의 경사 이온주입을 실시할 수도 있다. 또한 이온주입대신 상기 구조의 반도체기판(20)을 NH3, NO, N2O 등의 N 포함 가스 분위기에서 700∼1200℃에서, 5분∼3시간 동안 열처리하여 반도체기판(20) 표면에 질소원자가 확산되도록한다. (도 3b 참조).

그후, 상기 패턴닝 공정에 의한 반도체기판(20) 및 다결정실리콘층(24) 패턴의 손상을 보상하기 위하여 재산화 공정을 실시하여 희생산화막(26)을 형성한다. 이때 상기 질소에 의해 반도체기판(20)이나 다결정실리콘층(24) 표면에서의 산화가 억제되어 게이트전극 에지 부분의 게이트산화막(22) 부분에서 게이트 버즈빅이 생성되지 않는다. (도 3c 참조).

그다음 도시되어 있지는 않으나, LDD 이온주입과 절연막 스페이서 형성, 소오스/드레인영역 형성등의 후속공정을 진행하여 소자를 완성한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 다결정실리콘층을 게이트전극으러 사용하는 반도체소자에서 게이트전극 패턴닝 후에 반도체기판 표면에 질소영역을 형성한 후, 에치 손상을 보상하기 위하여 재산화 공정을 실시하여, 재산화 공정시 게이트전극 에지부에서 발생하는 게이트 버즈빅을 방지하였으므로, 게이트 버즈빅에 의한 소자의 Vt 증가를 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (6)

1. 반도체기판상에 게이트산화막을 형성하는 공정과,

   상기 게이트산화막 상에 다결정실리콘층을 포함하는 게이트전극을 형성하는 공정과,

   상기 게이트전극 양측의 반도체기판 상에 이온 주입에 의한 질소영역을 형성하는 공정과,

   상기 게이트 전극과 상기 질소영역 위에 희생산화막을 형성하는 공정을 구비하는 반도체소자의 제조방법.
2. 삭제
3. 제2항에 있어서, 상기 질소영역을 이온주입으로 형성하는 공정에서 N2+ 이온일때는 1∼50keV 의 에너지로 이온주입하고, N+ 이온은 1∼25keV 의 에너지로 이온주입하는 것을 특징으로하는 반도체소자의 제조방법.
4. 제2항에 있어서, 상기 질소영역을 이온주입으로 형성하는 공정은 웨이퍼에 수직으로 전면 이온주입하여 형성하거나, 웨이퍼의 수직에 대하여 경사각 1∼30° 의 경사 이온주입을 실시하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
5. 제1항, 제3항 및 제4항 중 어느 하나의 항에 있어서, 상기 질소영역에 의해 반도체기판이나 다결정실리콘층 표면에서의 산화가 억제되는 것을 특징으로 하는 반도체소자의 제조방법.
6. 제 1항에 있어서, 상기 희생산화막은 상기 반도체기판 및 다결정실리콘층 패턴의 손상을 보상하기 위하여 재산화 공정을 실시하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.

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