KR100286073B1 - 측벽막을 갖는 mosfet의 제조 방법 - Google Patents

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아추키 오노
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가네꼬 히사시
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Abstract

게이트 전극의 측벽막은 하부의 얇은 질화 실리콘막과 상대적으로 두꺼운 실리콘 산화막을 포함하는 2중 구조로 제조된다. 질화 실리콘막은 게이트 산화막의 에지를 덮어, 게이트 산화막의 에지에서 게이트 버즈빅(Bird's beak)이 형성되는 현상을 방지한다. 측벽을 실리콘 기판과 상기 실리콘 산화막의 두께와 거의 동일한 두께만큼 접촉하여, 채널 영역에 인접한 캐리어 속박 영역의 형성을 방지한다. 측벽의 하부는 질소가 도핑된 실리콘 산화물이 될 수도 있다.

Description

측벽막을 갖는 MOSFET의 제조 방법
본 발명은 측벽막을 갖는 MOSFET의 제조 방법에 관한 것이고, 특히 측벽막을 갖는 MOSFET의 전기 특성의 개선에 관한 것이다.
초대규모 반도체 집적 회로(ultra large-scale semiconductor integrated circuit : ULSI)에서 높은 집적도를 얻고, ULSI가 복합 기능을 갖도록 개선하기 위하여 개별 반도체 소자를 작은 크기로 형성하는 것은 필수적이다.
현재의 반도체 소자의 주류인 MOSFET에 있어서, 소스/드레인 영역의 얕은 접합 구조와 게이트 산화막의 박막 구조가, 충분한 기능을 갖는 단채널의 MOSFET를 얻기 위하여 개발되었다.
현재의 ULSI에 대한 전형적인 예인 256메가비트(mega bit) DRAM에 있어서, 트랜지스터의 크기는 0.25㎛까지 감소되었다. 반면 게이트 산화막의 두께는 6 내지 6.5nm까지 감소되었다. MOSFET의 이와 같은 미세화의 진전에 있어서, 전체 게이트 길이에 대한 게이트 에지의 크기 비는 점점 커지고 있다.
MOSFET의 제조 공정 중, 얇은 게이트 산화막은 일반적으로, 게이트 구조를 구성하기 위한 에칭 단계 이후에, 게이트 구조의 에지 또는 측면에 노출된다. 그후 게이트 산화막의 노출된 에지는 재산화되어, 후속의 세척 단계 또는 고온에서 다른 산화막을 형성하기 위한 열처리 단계에 의해, 에지부에서 보다 큰 두께를 갖는다.
트랜지스터 특성에 대한, 게이트 산화막의 증가된 에지 두께의 영향은, 게이트 구조가 상대적으로 두꺼운 게이트 산화막 또는 큰 게이트 길이를 갖는 한, 무시될 수 있다. 그러나, 극도로 얇은 게이트 산화막과 극도로 작은 게이트 길이가 요구되는 ULSI에서는, 재산화에 기인한 게이트 산화막의 증가된 에지 두께는 무시될 수 없다.
덧붙여, 게이트 전극이 다결정 실리콘(폴리실리콘)으로 이루어진다는 사실은, 폴리실리콘막이 단결정 실리콘보다 보다 쉽게 산화되기 때문에, MOSFET의 전기 특성에서 문제를 야기하는 요소 중 하나이다.
도 1a 내지 도 1d는 종래의 방법에 의한 MOSFET 제조의 연속적인 단계를 도시한다. 도 1a에 있어서, 게이트 산화막(12)과 폴리실리콘막(13)은 실리콘 기판(11) 상에 형성된다. 포토레지스트막(18)을 마스크로 하고 이방성 에칭 기술을 사용하여 폴리실리콘막(13)이 에칭되어 게이트 산화막(12)으로부터 선택적으로 패터닝된다. 게이트 산화막(12)은 게이트 전극(13)의 에칭 단계 직후에 박리되어, 게이트 전극(13)의 하부 영역이 아닌 영역에서 후속하는 포토레지스트막의 제거 단계 또는 세척 단계에 의해 에칭되어 제거된다. 산화막(12)의 에칭 단계 이후, 게이트 절연막(12)으로 작용하는 나머지 막의 에지가 도 1b에 도시된 바와 같이, 게이트 구조의 측벽에 노출된다.
그 후, 다른 산화막(14)이, 소스 가스로서 실레인(SiH4)과 N2O를 사용하는 CVD 공정에 의해 전체 표면상에 증착된다(도 1c). CVD는 최종의 실리콘 산화막(14)의 스텝 커버리지를 개선하기 위하여, 예컨대 800℃의 상대적으로 높은 기판 온도에서 이루어진다.
CVD 단계 중, 도 1c에 도시된 바와 같이, 게이트 산화막(12)의 노출된 에지 부분은 고온의 기판 온도와 산화 분위기에 때문에 산화되어, 게이트 산화막(12)의 에지부에 게이트 버즈빅(bird's beak)이 형성된다. 그 후, 증착된 산화막(14)이 이방성 에칭법에 의해 에칭되어 게이트 구조를 위한 측벽막이 형성된다(도 1d).
게이트 버즈빅은 게이트 산화막(12)에 국부적으로 두꺼운 부분을 형성하고, 국부적으로 MOSFET의 임계 전압을 상승시키는 기능을 한다. 임계 전압의 국부적 상승은 MOSFET 전체의 도통 저항 또는 기생 저항의 상승을 야기한다. 결과적으로, MOSFET의 전류는 약간 낮아지고, 이에 의해 MOSFET의 전기 특성을 떨어뜨린다.
게이트 버즈빅의 두께는 공정 온도, 분위기 및 피라미터에 민감하게 의존하고, 따라서 게이트 버즈빅의 제어 또는 억압은 매우 어렵다. 즉, MOSFET의 도통 전류는, 정밀한 제어가 일반적으로 MOSFET에 요구된다 할지라도, 게이트 버즈빅의 존재 때문에 설계된 전류값으로 정확하게 제어될 수 없다.
게이트 버즈빅을 억제하기 위하여, 게이트 구조의 측벽막이 질화 실리콘으로 이루어져 측벽용 질화 실리콘의 증착이 비산화 분위기에서 이루어지는, 게이트 구조를 고려할 수 있다. 이 경우, 두 가지 방법이 추측될 수 있다. 도 2는 측벽막 (17)으로서 단일의 질화 실리콘막이 증착되는 제1 방법을 도시한다. 도 3은 질화 실리콘막(17A)과 그 상부에 실리콘 산화막(16A)을 포함하는 2층 측벽 구조가 제공되는 제 2 방법을 도시한다.
그러나, 질화 실리콘막(17 또는 17A)은 MOSFET의 전기 특성에 문제점을 유발한다. 특히, 질화 실리콘막(17 또는 17A)은, 도 2 및 도 3에 도시된 바와 같이, 질화 실리콘막(17 또는 17A)과 실리콘 기판(11) 사이의 경계에서 트랩 영역(19)을 형성한다. 도 3의 질화 실리콘막(17A)의 하부는, 도 2의 실리콘 기판(11)과 접촉하는 단일의 질화 실리콘막(17)의 바닥의 길이와 거의 동일한 길이의 바닥 또는 베이스를 갖는다. 따라서 도 2 및 도 3에서의 트랩 영역(19)은 거의 동일하다. 트랩 영역(19)은 기생 저항의 증가와 MOSFET의 전기 특성의 변동을 야기하여 MOSFET 특성을 떨어뜨린다. 덧붙여, 질화 실리콘막(17 또는 17A)은 산화 실리콘막과 비교하여 큰 영 계수(Young's modulus)를 갖고, 이에 의해 게이트 구조의 에지 및 질화 실리콘막(17 또는 17A)과 실리콘 기판(11) 사이의 인터페이스에서 스트레스가 증가되어, MOSFET의 구조 결함을 야기한다. 더욱이, 질화 실리콘은 산화 실리콘의 상대 유전율(3.9)보다 상당히 높은 상대 유전율(7.4)을 가짐으로, 게이트 전극과 소스/드레인 사이의 기생 용량이 증가되어 MOSFET의 동작 속도가 지연된다.
제1a도 내지 제1d도는 종래의 제조 공정의 연속적인 단계에서 반도체 장치의 단면을 도시하는 도면.
제2도는 제 1 방법에 의해 제조된 반도체 장치의 단면도.
제3도는 제 2 방법에 의해 제조된 반도체 장치의 단면도.
제4a도 내지 제4e도는 본 발명의 제 1의 실시예에 따른 제조 공정의 연속적인 단계에서의 반도체 장치의 단면도.
제5a도 내지 제5d도는 본 발명의 제 2의 실시예에 따른 제조 공정의 연속적인 단계에서의 반도체 장치의 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
11,21 : 실리콘 기판 12,22 : 게이트 산화막
13 : 게이트 전극 14 : 실리콘 산화막
15 : 버즈빅 형태 게이트 17,17a,27 : 질화 실리콘막
19 : 트랩 영역 23 : 폴리실리콘막
본 발명은 게이트 버즈빅의 생성을 억제하도록 게이트 구조용 측벽막을 구비하여 전기적 및 기계적인 특성이 개선된 MOSFET의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 실리콘 기판상에 제 1의 실리콘 산화막을 형성하는 단계와, 상기 제 1 실리콘 산화막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극과 접촉하는 상기 제 1 실리콘 산화막의 한 부분을 남겨 놓기 위한 제 1 실리콘 산화막을 선택적으로 제거하는 단계와, 트랩 영역을 감소시키기 위하여 하부 길이가 상기 실리콘 기판과의 인터페이스를 위한 제한된 영역만을 갖도록 게이트 전극의 측벽상에 질화 실리콘으로 이루어진 제 1의 측벽막을 형성하는 단계와, 상기 제 1의 측벽막 상에 실리콘 산화물로 이루어진 제 2의 측벽막을 형성하는 단계와, 상기 게이트 전극에 인접한 실리콘 기판 내에 소스 및 드레인 영역을 형성하는 단계를 포함하는 금속 산화물 전계 효과 트랜지스터(MOSFET)의 제조 방법을 제공한다.
본 발명은, 실리콘 기판상에 제 1의 실리콘 산화막을 형성하는 단계와, 상기 제1 실리콘 산화막 상에 실리콘 게이트 전극을 형성하는 단계와, 질화 실리콘막과 질소가 도핑된 실리콘 산화막을 형성하기 위해 실리콘 게이트 전극의 표면과 상기 제 1의 실리콘 산화막의 노출된 부분을 각각 질화시키는 단계와, 상기 질화 실리콘막과 질소가 도핑된 실리콘 산화막 상에 제 2의 실리콘 산화막을 형성하는 단계와, 상기 실리콘 게이트 전극의 측벽 상에 측벽 층을 형성하기 위해 제 2 산화막, 질화 실리콘막 및 질소가 도핑된 실리콘 산화막을 선택적으로 에칭하는 단계를 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 제조 방법을 제공한다.
본 발명에 따라서, 실리콘 기판의 채널 영역에 캐리어를 속박하는 트랩 영역을 형성하는, 2층 측벽 구조의 질화 실리콘막은 그 자신과 실리콘 기판 사이의 인터페이스용의 한정된 영역만을 가져서 트랩 영역을 감소시킨다. 따라서 도통 저항의 증가 또는 동작 속도의 감소와 같은 MOSFET의 전기 특성에서의 열화는 예방될 수 있다. 덧붙여, 2층 측벽 구조의 실리콘 산화막은 보다 나은 스텝 커버리지를 갖고 따라서 기계적인 안정도를 가져 MOSFET의 기계적인 강도를 유지한다.
유사한 구성 요소를 동일 또는 유사한 참조 번호로 표시한 첨부 도면을 참조하여, 본원 발명의 바람직한 실시예를 기초로 본 발명을 보다 상세하게 설명한다.
도 4a 내지 4e는 본 발명의 제 1의 실시예에 따른 공정을 도시한다. 도 4a에 있어서, 실리콘 기판(21)은 각 필드 영역 내에 P-웰(well)(특별히 도시되지 않음)을 가지며, 각 필드 영역은 필드 산화막에 의해 다른 필드 영역과 분리된다. 필드 영역에 있어서, 게이트 산화막(22)은 실리콘 기판(21) 상에 형성되고, 이후 폴리실리콘막의 증착이 이루어진다. MOSFET에 대한 디자인 룰을 0.15㎛, 소스 전압을 2.0 볼트라 가정하면, 게이트 산화막(22)은 대략 5 nm 두께이다. 게이트 산화막(22)은 예컨대 900℃에서 약 6 분 정도의 건조 산소 분위기에서 열적 산화에 의해 형성된다. 폴리실리콘막은 예컨대 600℃의 기판 온도에서 소스 가스로 SiH4또는 Si2H6을 사용하는 화학 기상 증착법(CVD)에 의해 200 내지 300 nm의 두께로 증착된다.
후속하여, 레지스트 패턴이 전자빔 노출 기술을 사용하여 형성되고, 전자빔 레지스트를 마스크로 사용하는 이방성 에칭 기술에 의해 폴리실리콘막이 패터닝되어 게이트 전극(23)이 형성된다. 이방성 에칭은 실리콘 산화막에 대해 폴리실리콘막의 선택비가 높은 조건하에서 이루어진다. 이후에, 폴리실리콘막(23)이 에칭되어 제거된 영역에서 전자빔 레지스트와 게이트 산화막(22)이 함께 제거되어, 도 4a의 구조를 얻는다.
후속하여, 질화 단계가 질소 분위기에서 할로겐 램프를 사용하는 램프 어닐링 장치에 의해 전체 표면상에 실행되어 노출된 실리콘 기판상에 질화 실리콘막이 형성된다. 질화 공정은 대기압중 900 내지 1100℃ 사이의 온도에서 대략 30초 동안 실행될 수 있다. 질화 공정이 이와 같은 높은 온도에서 이루어진다 할지라도, 짧은 시간 동안에만 이루어지므로, 채널 영역 내에서 도핑된 불순물을 구성하는 붕소 이온의 프로파일(profile)은 질화 단계 중 변화되지 않는다. 즉, MOSFET의 전기 특성은 질화 단계 이후에 심각하게 변화되지는 않는다. 특정 조건에서의 질화 공정은 질화 막이 형성되는 위치에 따라서 즉, 폴리실리콘막(23) 또는 실리콘 기판(21)의 표면에 따라서 대략 2 내지 4 nm 사이의 두께를 갖는 질화 실리콘막을 제공한다.
질화 실리콘막(27)은 게이트 구조가 형성되지 않는 실리콘 기판(21)의 부분과 게이트 구조의 폴리실리콘막(23)의 표면상에 형성된다. 덧붙여, 게이트 산화막(22)의 노출된 에지는, 실리콘 산화막(22) 자체의 질화 및 폴리실리콘막(23)의 질화에 의한 체적 팽창에 기인한 질화 실리콘막(27)에 의해 전체적으로 덮여진다. 도 4b는 질화 공정 이후의 단계를 도시한다.
이후에, 질화 실리콘막(27)은 이방성 에칭 단계에 의해 선택적으로 에칭되어, 게이트 구조의 측벽 상에서만 질화 실리콘의 측벽막(27)을 잔류시킨다. 질화 실리콘막(27)을 위한 이방성 에칭 단계에 있어서, 질화 실리콘막(27)은 게이트 구조의 측벽의 전체 표면상에 잔류할 필요는 없지만, 측벽의 바닥 부분에는 반드시 잔류해야 된다. 특히, 과에칭 조건이 사용되어 측벽의 상부로부터 질화 실리콘막(27)을 제거할 수 있다. 질화 실리콘막(27)이 상부로부터 제거되어 폴리실리콘막을 노출시키더라도 이것은 본 발명에서 절대적이지는 않다, 그 이유는 질화 실리콘막(27)에 의해 덮여야만 하는 것은 게이트 산화막(22)의 노출된 에지이기 때문이다. 도 4c는 질화 실리콘막(27)의 이방성 에칭 이후의 단계를 도시한다.
후속적으로, 다른 산화막(24)이 CVD 공정에 의해 100 nm 내지 150 nm 사이의 비교적 두꺼운 두께로 증착된다. 보다 양호한 스텝 커버리지를 위하여 상대적으로 고온에서, 상기 CVD 공정이 실행되어 최종 막에 충분한 스텝 커버리지 특성이 제공된다. CVD 단계는 대략 800℃의 기판 온도에서, 소스 가스로 SiH4와 N2O를 사용하여 이루어진다. CVD 단계에 있어서, 상부 막을 포함하는 실리콘 기판은 종래 방법에서의 게이트 버즈빅을 생성할 수 있는 산화 분위기 및 고온에 노출된다. 그러나, 본 실시예에 있어서 게이트 산화막(22)은 이미 질화 실리콘 측벽(27)에 의해 덮여 있으므로, 에지 부분에서 게이트 실리콘 산화막(22)의 두께가 증가하는 현상은 일어나지 않는다. 도 4d는 CVD 공정 이후의 단계를 도시한다.
그 후, CVD 실리콘 산화막(24)은 다른 이방성 에칭 공정에 의해 선택적으로 에칭되어, 도 4e에 도시된 바와 같이, 게이트 구조의 측벽 상에서만 실리콘 산화 측벽막(24)이 잔류된다.
본 실시예에 있어서 후속적인 단계는 종래의 공정에서의 단계와 유사하다. 특히, 비소(As) 이온은 이온 주입 기술에 의해 실리콘 기판(21)의 소스/드레인 영역에 주입되고, As 이온의 열적 확산을 위한 열처리가 뒤따른다. 충분한 평탄성 (flatness)을 갖는 다른 산화막이 전체 표면상에 증착되고, 소스, 드레인 및 게이트 전극을 위한 구멍의 형성이 뒤따른다. 그 후, 알루미늄(Al)막과 같은 금속막이다른 산화막 위에 스퍼터링되고, Al 상호 접속을 형성하기 위해 패터닝된다. 이에 의해 MOSFET의 공정은 종료된다.
도 5a 내지 5d는 본 발명의 제 2의 실시예에 따른 제조 공정중의 반도체 장치를 연속으로 도시한다. MOSFET 영역용 필드 영역과 P-웰(도면상에 도시하지 않음)은 공지된 방법에 의해 실리콘 기판(21) 내에 형성된다. 그 후 게이트 산화막(22)이 열적 산화에 의해 실리콘 기판(21) 상에 형성되고, 폴리실리콘의 증착이 뒤따른다. 게이트 산화막(22)은 예컨대 5 nm의 두께를 갖는다. 게이트 산화막(22)을 형성하기 위한 열적 산화는 약 6분 동안 대략 900℃의 기판 온도에서 이루어진다. 폴리실리콘막은 600℃의 기판 온도에서, 소스 가스로 SiH4또는 Si2H6를 사용하는 CVD 공정에 의해 200 내지 300 nm 두께로 증착된다.
후속적으로, 레지스트 패턴이 전자빔 노출 기술을 사용함으로써 형성되고, 폴리실리콘막은 레지스트 패턴을 마스크로 사용하는 이방성 에칭 기술에 의해 패터닝되어 게이트 전극(23)이 형성된다. 폴리실리콘막의 이방성 에칭은 산화 실리콘에 대한 폴리실리콘의 선택비가 높은 조건하에서 이루어진다. 이 후에, 실리콘 기판의 전체 표면상에 실리콘 산화막(22)을 남겨 두면서, 레지스트 패턴이 제거되어, 도 5a의 구조를 얻는다.
후속적으로, 질화 단계는 질소 분위기 내에서 할로겐 램프를 사용하는 램프어닐링 장치에 의해 전체 표면상에서 이루어져, 질화 실리콘막(27)이 형성된다. 질화 단계는 대기압에서 900 내지 1100℃의 온도로 대략 10 내지 30초 동안에 질소만을 사용하여 이루어진다. 질화 단계가 이와 같은 높은 온도에서 이루어진다 할지라도, 짧은 시간 동안에 이루어지기 때문에, 채널 영역 내에 도핑된 불순물 이온을 구성하는 붕소 이온의 프로파일은 질화 단계 중 변화하지 않는다. 즉, 트랜지스터의 전기 특성은 질화 단계 중 변화가 거의 없다. 특정 조건하에서의 질화 공정에 따라, 대략 2 내지 4 nm 사이의 두께를 갖는 질화 실리콘막(27)이 폴리실리콘막(23) 상에 증착된다. 질화 공정은 또한 실리콘 산화막(22)의 노출된 부분을 질소가 도핑된 실리콘 산화막(32)으로 변화시킨다.
따라서, 질화 단계 이후, 게이트 구조의 폴리실리콘막(23)은 질화 실리콘막(27)으로 덮이고, 소스/드레인 영역을 포함하는 실리콘 기판(21)의 표면은 질소가 도핑된 질화 실리콘막(32)으로 덮인다.
후속적으로, 다른 실리콘 산화막(24)이 CVD 공정에 의해 100 내지 150 nm 사이의 상대적으로 두꺼운 두께로 전체 표면 위에 증착된다. 상기 CVD 공정은 양호한 스텝 커버리지를 위한 상대적으로 높은 온도에서, 최종의 막에 충분한 스텝 커버리지 특성을 제공한다. CVD 공정은 대략 800 ℃의 기판 온도에서, 소스 가스로 SiH4와 N2O를 사용하여 이루어진다. CVD 단계에 있어서, 상부 막을 포함하는 실리콘 기판(21)은 산화 분위기에 노출되고, 고온 열처리되므로, 종래의 공정에 따른 문제점이 게이트 산화막(22)에 야기될 수 있다. 그러나, 게이트 산화막(22)의 에지가 산화 분위기에 노출되지 않으므로, 에지 부분에서 게이트 산화막의 두께 증가는 발생하지 않는다. 도 5c는 CVD 공정 이후의 단계를 도시한다. CVD 실리콘 산화막(24)은 이후, 다른 이방성 에칭 공정에 의해 선택적으로 에칭되어, 도 5d에 도시된 바와 같이, 게이트 구조의 측벽 상에만 실리콘 산화 측벽막(24)이 잔류된다.
후속하는 단계는 종래의 공정과 유사하다. 특히, As 이온은 이온 주입 기술에 의해 소스/드레인 영역으로 주입되고, As 이온의 확산을 위하여 열처리가 뒤따른다. 충분한 평탄성을 갖는 다른 산화막이 전체 표면 위에 증착되고, 소스, 드레인 및 게이트 전극을 위한 구멍이 형성되고, Al과 같은 금속층이 다른 산화막 위에 스퍼터링된 후, 금속층이 패터닝되어 MOSFET의 제조는 종료된다.
본 발명은 게이트 구조에 대한 측벽막을 갖는 MOSFET에서 게이트 버즈빅의 생성이 억제되어 MOSFET의 전기적 및 기계적 특성이 개선되는 효과가 있다.
본 발명은 양호한 실시예를 참조로 설명되었지만, 본 발명은 이에 국한되지 않고, 당업자라면, 본 발명의 범주에서 벗어남이 없이 이로부터 다양한 변경과 수정이 쉽게 이루어질 수 있다.

Claims (4)

  1. 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 제조 방법에 있어서, 실리콘 기판상에 제 1 실리콘 산화막을 형성하는 단계와, 상기 제 1 실리콘 산화막 상에 실리콘 게이트 전극을 형성하는 단계와, 질화 실리콘막과 질소가 도핑된 실리콘 산화막을 형성하기 위해, 상기 실리콘 게이트 전극의 노출된 표면과 상기 제 1 실리콘 산화막의 노출된 부분을 각각 질화시키는 단계와, 상기 질화 실리콘막과 질소가 도핑된 실리콘 산화막 상에 제 2 실리콘 산화막을 형성하는 단계와, 상기 실리콘 게이트 전극의 측벽 상에 측벽 구조를 형성하기 위해, 상기 제 2 실리콘 산화막, 상기 질화 실리콘막 및 질소가 도핑된 실리콘 산화막을 선택적으로 에칭하는 단계를 포함하는 MOSFET의 제조 방법.
  2. 제1항에 있어서, 상기 질화 단계는 900℃ 내지 1100℃ 사이의 온도에서 이루어지는 MOSFET의 제조 방법.
  3. 제1항에 있어서, 상기 질화 단계는 대기압 하에서 램프 어닐링에 의해 이루어지는 MOSFET의 제조 방법.
  4. 제1항에 있어서, 상기 제 2 실리콘 산화막 형성 단계는 소스 가스로서 SiH4또는 Si2H6을 사용하는 화학 기상 증착을 포함하는 MOSFET의 제조 방법.
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