JP3297784B2 - 拡散層抵抗の形成方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスに用い
られる拡散層抵抗の形成方法に関するものである。
られる拡散層抵抗の形成方法に関するものである。
【０００２】
【従来の技術】従来の拡散層抵抗の形成方法を、図５に
示すＣＭＯＳプロセスにおける拡散層抵抗の形成工程図
によって説明する。図では形成方法の要点のみを示し
た。
示すＣＭＯＳプロセスにおける拡散層抵抗の形成工程図
によって説明する。図では形成方法の要点のみを示し
た。
【０００３】図５の（１）に示すように、半導体基板１
１１にＭＯＳトランジスタのＬＤＤ拡散層になる低濃度
拡散層１１２，１１３を形成する際に、拡散層抵抗の低
濃度拡散層１１４を形成する。
１１にＭＯＳトランジスタのＬＤＤ拡散層になる低濃度
拡散層１１２，１１３を形成する際に、拡散層抵抗の低
濃度拡散層１１４を形成する。
【０００４】その後、ゲートの形成およびその側壁にサ
イドウォールの形成を行う。次いで図５の（２）に示す
ように、半導体基板１１１の表面側にＣＶＤ酸化膜１１
５を形成する。そしてイオン注入法によって、選択的に
第１導電型ＭＯＳトランジスタのソース・ドレイン領域
になる高濃度拡散層１１６，１１７を形成するとともに
拡散層抵抗の高濃度拡散層１１８を形成する。ここでは
図示はしないが、その後イオン注入法によって選択的に
第２導電型ＭＯＳトランジスタのソース・ドレイン領域
を形成する。
イドウォールの形成を行う。次いで図５の（２）に示す
ように、半導体基板１１１の表面側にＣＶＤ酸化膜１１
５を形成する。そしてイオン注入法によって、選択的に
第１導電型ＭＯＳトランジスタのソース・ドレイン領域
になる高濃度拡散層１１６，１１７を形成するとともに
拡散層抵抗の高濃度拡散層１１８を形成する。ここでは
図示はしないが、その後イオン注入法によって選択的に
第２導電型ＭＯＳトランジスタのソース・ドレイン領域
を形成する。
【０００５】そして、図５の（３）に示すように、ゲー
ト配線（ゲート電極を含む）１１９およびソース・ドレ
イン領域の高濃度拡散層１１６，１１７の低抵抗化を行
うために、上記ＣＶＤ酸化膜（１１５）を除去する。そ
の後シリサイド化プロセスによって、ゲート配線１１９
の上層およびソース・ドレイン領域の高濃度拡散層１１
６，１１７の上層にシリサイド層１２０およびシリサイ
ド層１２１，１２２を形成する。このとき、拡散層抵抗
の高濃度拡散層１１８の上層にもシリサイド層１２３が
形成される。
ト配線（ゲート電極を含む）１１９およびソース・ドレ
イン領域の高濃度拡散層１１６，１１７の低抵抗化を行
うために、上記ＣＶＤ酸化膜（１１５）を除去する。そ
の後シリサイド化プロセスによって、ゲート配線１１９
の上層およびソース・ドレイン領域の高濃度拡散層１１
６，１１７の上層にシリサイド層１２０およびシリサイ
ド層１２１，１２２を形成する。このとき、拡散層抵抗
の高濃度拡散層１１８の上層にもシリサイド層１２３が
形成される。
【０００６】このように、シリサイド層１２０〜１２３
が形成されることによって、各高濃度拡散層１１６，１
１７，１１８やゲート配線１１９の各抵抗値は、およそ
数Ω／□まで低抵抗化される。
が形成されることによって、各高濃度拡散層１１６，１
１７，１１８やゲート配線１１９の各抵抗値は、およそ
数Ω／□まで低抵抗化される。
【０００７】
【発明が解決しようとする課題】上記拡散層抵抗の形成
方法では、高濃度拡散層からなる拡散層抵抗が数十Ω／
□またはそれ以上の抵抗値を必要とする場合に、長い拡
散層を形成しなければならない。そのため、拡散層の形
成面積が増大するので、素子の高集積化が困難になる。
特に、拡散層抵抗と容量とを用いて遅延回路を構成する
場合、または保護回路を構成する場合には、高抵抗な拡
散層抵抗が必要になるので、上記課題は深刻になる。
方法では、高濃度拡散層からなる拡散層抵抗が数十Ω／
□またはそれ以上の抵抗値を必要とする場合に、長い拡
散層を形成しなければならない。そのため、拡散層の形
成面積が増大するので、素子の高集積化が困難になる。
特に、拡散層抵抗と容量とを用いて遅延回路を構成する
場合、または保護回路を構成する場合には、高抵抗な拡
散層抵抗が必要になるので、上記課題は深刻になる。
【０００８】本発明は、拡散層抵抗を形成する際にシリ
サイドプロセスを行ってもプロセス負荷が少なく、小面
積で高抵抗なものが得られる拡散層抵抗の形成方法を提
供することを目的とする。
サイドプロセスを行ってもプロセス負荷が少なく、小面
積で高抵抗なものが得られる拡散層抵抗の形成方法を提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた拡散層抵抗の形成方法である。
成するためになされた拡散層抵抗の形成方法である。
【００１０】本発明の拡散層抵抗の形成方法は、第１工
程で、第１，第２導電型ＭＯＳトランジスタの各ゲート
電極をゲート絶縁膜を介して形成するとともにＬＤＤ拡
散層になる低濃度拡散層と拡散層抵抗の低濃度拡散層と
を形成する。次いで各ゲート電極の側壁にサイドウォー
ルを形成する。その後第２工程で、半導体基板上にマス
ク形成膜を成膜する。さらに第１導電型ＭＯＳトランジ
スタの形成予定領域と拡散層抵抗の形成予定領域とを覆
う第１ドーピング用マスクを形成する。続いて不純物ド
ーピングによって第２導電型ＭＯＳトランジスタのソー
ス・ドレイン領域になる高濃度拡散層を形成する。そし
て第１ドーピング用マスクをエッチングマスクとして用
いたエッチングによって第２導電型ＭＯＳトランジスタ
の形成予定領域上のマスク形成膜を除去する。その後第
１ドーピング用マスクを除去する。そして拡散層抵抗の
形成予定領域の一部分と第２導電型ＭＯＳトランジスタ
の形成予定領域とを覆う第２ドーピング用マスクを形成
する。その後第３工程で、不純物ドーピングによって第
２ドーピング用マスクに覆われている部分を除く拡散層
抵抗の形成予定領域に高濃度拡散層を形成する。それと
ともに第１導電型ＭＯＳトランジスタの形成予定領域に
ソース・ドレイン領域になる高濃度拡散層を形成する。
そして第４工程で、第２ドーピング用マスクをエッチン
グマスクとして用いたエッチングによってマスク形成膜
でシリサイド化用マスクを形成する。その後シリサイド
化用マスクを用いて選択的に各高濃度拡散層の上層と各
ゲート電極の上層とにシリサイド層を形成する。
程で、第１，第２導電型ＭＯＳトランジスタの各ゲート
電極をゲート絶縁膜を介して形成するとともにＬＤＤ拡
散層になる低濃度拡散層と拡散層抵抗の低濃度拡散層と
を形成する。次いで各ゲート電極の側壁にサイドウォー
ルを形成する。その後第２工程で、半導体基板上にマス
ク形成膜を成膜する。さらに第１導電型ＭＯＳトランジ
スタの形成予定領域と拡散層抵抗の形成予定領域とを覆
う第１ドーピング用マスクを形成する。続いて不純物ド
ーピングによって第２導電型ＭＯＳトランジスタのソー
ス・ドレイン領域になる高濃度拡散層を形成する。そし
て第１ドーピング用マスクをエッチングマスクとして用
いたエッチングによって第２導電型ＭＯＳトランジスタ
の形成予定領域上のマスク形成膜を除去する。その後第
１ドーピング用マスクを除去する。そして拡散層抵抗の
形成予定領域の一部分と第２導電型ＭＯＳトランジスタ
の形成予定領域とを覆う第２ドーピング用マスクを形成
する。その後第３工程で、不純物ドーピングによって第
２ドーピング用マスクに覆われている部分を除く拡散層
抵抗の形成予定領域に高濃度拡散層を形成する。それと
ともに第１導電型ＭＯＳトランジスタの形成予定領域に
ソース・ドレイン領域になる高濃度拡散層を形成する。
そして第４工程で、第２ドーピング用マスクをエッチン
グマスクとして用いたエッチングによってマスク形成膜
でシリサイド化用マスクを形成する。その後シリサイド
化用マスクを用いて選択的に各高濃度拡散層の上層と各
ゲート電極の上層とにシリサイド層を形成する。
【００１１】本発明の拡散層抵抗の形成方法は、第１工
程で、半導体基板に形成される拡散層抵抗の形成予定領
域と基板取り出し拡散層の形成予定領域とに低濃度拡散
層を形成する。続いて第２工程で、上記説明したと同様
にして、マスク形成膜の成膜とドーピング用マスクの形
成を行う。次いで第３工程で、不純物ドーピングによっ
てドーピング用マスクに覆われている部分を除く拡散層
抵抗の形成予定領域と基板取り出し拡散層の形成予定領
域とに高濃度拡散層を形成する。その後第４工程で、上
記説明したと同様にしてシリサイド化を行う。
程で、半導体基板に形成される拡散層抵抗の形成予定領
域と基板取り出し拡散層の形成予定領域とに低濃度拡散
層を形成する。続いて第２工程で、上記説明したと同様
にして、マスク形成膜の成膜とドーピング用マスクの形
成を行う。次いで第３工程で、不純物ドーピングによっ
てドーピング用マスクに覆われている部分を除く拡散層
抵抗の形成予定領域と基板取り出し拡散層の形成予定領
域とに高濃度拡散層を形成する。その後第４工程で、上
記説明したと同様にしてシリサイド化を行う。
【００１２】
【作用】上記本発明の各拡散層抵抗の形成方法では、拡
散層抵抗の形成予定領域の一部分を覆うドーピング用マ
スクを形成したことから、拡散層抵抗の形成予定領域に
は高濃度拡散層が部分的にしか形成されない。したがっ
て、拡散層抵抗は低濃度拡散層と高濃度拡散層とで形成
されることになるため、拡散層抵抗の抵抗値は従来のも
のに比較して高いものになる。また、高濃度拡散層を形
成するためのドーピング用マスクをエッチングマスクに
してシリサイド化用マスクを形成することから、マスク
工程を増やすことなくシリサイド化用マスクが形成され
る。さらに、シリサイド化を行う際に、上記のようにし
て形成したシリサイド化用マスクを用いることから、こ
のシリサイド化用マスクに覆われている低濃度拡散層の
上層にはシリサイド層が形成されない。そして、選択的
に高濃度拡散層上がシリサイド化される。したがって、
この拡散層抵抗では高濃度拡散層上のみにシリサイド層
が形成される。この結果、拡散層抵抗の全面にシリサイ
ド層が形成されないので、拡散層抵抗はシリサイド層に
よって低抵抗化されない。
散層抵抗の形成予定領域の一部分を覆うドーピング用マ
スクを形成したことから、拡散層抵抗の形成予定領域に
は高濃度拡散層が部分的にしか形成されない。したがっ
て、拡散層抵抗は低濃度拡散層と高濃度拡散層とで形成
されることになるため、拡散層抵抗の抵抗値は従来のも
のに比較して高いものになる。また、高濃度拡散層を形
成するためのドーピング用マスクをエッチングマスクに
してシリサイド化用マスクを形成することから、マスク
工程を増やすことなくシリサイド化用マスクが形成され
る。さらに、シリサイド化を行う際に、上記のようにし
て形成したシリサイド化用マスクを用いることから、こ
のシリサイド化用マスクに覆われている低濃度拡散層の
上層にはシリサイド層が形成されない。そして、選択的
に高濃度拡散層上がシリサイド化される。したがって、
この拡散層抵抗では高濃度拡散層上のみにシリサイド層
が形成される。この結果、拡散層抵抗の全面にシリサイ
ド層が形成されないので、拡散層抵抗はシリサイド層に
よって低抵抗化されない。
【００１３】また請求項１記載の拡散層抵抗の形成方法
では、上記した本発明の拡散層抵抗の形成方法の作用と
ともに、第２ドーピング用マスクが拡散層抵抗の形成予
定領域の一部分とともに第１導電型ＭＯＳトランジスタ
の形成予定領域の高濃度拡散層を形成するためのマスク
になる。しかも第２ドーピング用マスクをエッチングマ
スクにしてシリサイド化用マスクを形成することから、
リソグラフィー工程を増やすことなくシリサイド化用マ
スクが形成される。
では、上記した本発明の拡散層抵抗の形成方法の作用と
ともに、第２ドーピング用マスクが拡散層抵抗の形成予
定領域の一部分とともに第１導電型ＭＯＳトランジスタ
の形成予定領域の高濃度拡散層を形成するためのマスク
になる。しかも第２ドーピング用マスクをエッチングマ
スクにしてシリサイド化用マスクを形成することから、
リソグラフィー工程を増やすことなくシリサイド化用マ
スクが形成される。
【００１４】また請求項２記載の拡散層抵抗の形成方法
では、上記した本発明の拡散層抵抗の形成方法の作用と
ともに、ドーピング用マスクが拡散層抵抗の形成予定領
域の一部分とともに基板取り出し拡散層に高濃度拡散層
を形成するためのマスクになる。しかもドーピング用マ
スクをエッチングマスクにしてシリサイド化用マスクを
形成することから、リソグラフィー工程を増やすことな
くシリサイド化用マスクが形成される。
では、上記した本発明の拡散層抵抗の形成方法の作用と
ともに、ドーピング用マスクが拡散層抵抗の形成予定領
域の一部分とともに基板取り出し拡散層に高濃度拡散層
を形成するためのマスクになる。しかもドーピング用マ
スクをエッチングマスクにしてシリサイド化用マスクを
形成することから、リソグラフィー工程を増やすことな
くシリサイド化用マスクが形成される。
【００１５】
【実施例】本発明の拡散層抵抗の形成方法に係る要部
を、図１の拡散層抵抗の形成工程図によって説明する。
を、図１の拡散層抵抗の形成工程図によって説明する。
【００１６】まず図１の（１）に示すように、例えばＬ
ＯＣＯＳ酸化法によって、半導体基板１１の上層に拡散
層抵抗の形成予定領域１２を分離する素子分離領域１３
を形成する。上記半導体基板１１には例えばシリコン基
板を用い、上記素子分離領域１３は膜厚が例えばおよそ
４００ｎｍの酸化シリコン膜で形成される。
ＯＣＯＳ酸化法によって、半導体基板１１の上層に拡散
層抵抗の形成予定領域１２を分離する素子分離領域１３
を形成する。上記半導体基板１１には例えばシリコン基
板を用い、上記素子分離領域１３は膜厚が例えばおよそ
４００ｎｍの酸化シリコン膜で形成される。
【００１７】その後第１工程を行う。この工程では、例
えばイオン注入法によって、半導体基板１１における拡
散層抵抗の形成予定領域１２に低濃度拡散層１４を形成
する。上記イオン注入条件としては、例えば、不純物に
リンイオン（Ｐ+ ）を用い、打ち込みエネルギーを３０
ｋｅＶ、ドーズ量を３０Ｔ（tera）個／ｃｍ2 に設定す
る。
えばイオン注入法によって、半導体基板１１における拡
散層抵抗の形成予定領域１２に低濃度拡散層１４を形成
する。上記イオン注入条件としては、例えば、不純物に
リンイオン（Ｐ+ ）を用い、打ち込みエネルギーを３０
ｋｅＶ、ドーズ量を３０Ｔ（tera）個／ｃｍ2 に設定す
る。
【００１８】次いで図１の（２）に示す第２工程を行
う。この工程では、例えばＣＶＤ法によって、上記半導
体基板１１の表面に酸化シリコンからなるマスク形成膜
１５を例えば２０ｎｍの厚さに成膜する。その後、塗布
技術によって半導体基板１１上にレジスト膜（図示省
略）を成膜する。そしてリソグラフィー技術によって、
上記拡散層抵抗の形成予定領域１２の一部分を覆うドー
ピング用マスク１６を上記レジスト膜で形成する。
う。この工程では、例えばＣＶＤ法によって、上記半導
体基板１１の表面に酸化シリコンからなるマスク形成膜
１５を例えば２０ｎｍの厚さに成膜する。その後、塗布
技術によって半導体基板１１上にレジスト膜（図示省
略）を成膜する。そしてリソグラフィー技術によって、
上記拡散層抵抗の形成予定領域１２の一部分を覆うドー
ピング用マスク１６を上記レジスト膜で形成する。
【００１９】続いて第３工程を行う。この工程では、不
純物ドーピングを、例えばイオン注入法によって行う。
このイオン注入条件としては、例えば、不純物にヒ素イ
オン（Ａｓ+ ）を用い、打ち込みエネルギーを５０ｋｅ
Ｖ、ドーズ量を３Ｐ（peta）個／ｃｍ2 に設定する。そ
して上記マスク形成膜１５を通してドーピング用マスク
１６に覆われている部分を除く拡散層抵抗の形成予定領
域１２の半導体基板１１に不純物を打ち込んで高濃度拡
散層１７を形成する。
純物ドーピングを、例えばイオン注入法によって行う。
このイオン注入条件としては、例えば、不純物にヒ素イ
オン（Ａｓ+ ）を用い、打ち込みエネルギーを５０ｋｅ
Ｖ、ドーズ量を３Ｐ（peta）個／ｃｍ2 に設定する。そ
して上記マスク形成膜１５を通してドーピング用マスク
１６に覆われている部分を除く拡散層抵抗の形成予定領
域１２の半導体基板１１に不純物を打ち込んで高濃度拡
散層１７を形成する。
【００２０】次いで図１の（３）に示す第４工程を行
う。この工程では、上記ドーピング用マスク１６をエッ
チングマスクとして用いて上記マスク形成膜１５のエッ
チングを行う。そして上記マスク形成膜（１５）でシリ
サイド化用マスク１８を形成する。その後アッシングま
たはウェット処理によって、ドーピング用マスク１６を
除去する。
う。この工程では、上記ドーピング用マスク１６をエッ
チングマスクとして用いて上記マスク形成膜１５のエッ
チングを行う。そして上記マスク形成膜（１５）でシリ
サイド化用マスク１８を形成する。その後アッシングま
たはウェット処理によって、ドーピング用マスク１６を
除去する。
【００２１】続いて図１の（４）に示すように、例えば
スパッタリング、ＣＶＤ法、蒸着法等の成膜技術によっ
て、上記半導体基板１１の上面側に高融点金属層（図示
省略）を形成した後、シリサイド化のための熱処理を行
って、上記高濃度拡散層１７の上層にシリサイド層１９
を形成する。上記高融点金属は例えばチタン（Ｔｉ）で
形成する。また上記シリサイド化は、６５０℃に３０秒
間のアニーリングによって行う。その後未反応な高融点
金属層をエッチングによって除去した後、例えば８００
℃で３０秒間のアニーリングを行う。そして低濃度拡散
層１４と高濃度拡散層１７とからなる拡散層抵抗１が活
性化される。その結果、上記低濃度拡散層１４は、例え
ば数百Ω／□程度の抵抗になる。
スパッタリング、ＣＶＤ法、蒸着法等の成膜技術によっ
て、上記半導体基板１１の上面側に高融点金属層（図示
省略）を形成した後、シリサイド化のための熱処理を行
って、上記高濃度拡散層１７の上層にシリサイド層１９
を形成する。上記高融点金属は例えばチタン（Ｔｉ）で
形成する。また上記シリサイド化は、６５０℃に３０秒
間のアニーリングによって行う。その後未反応な高融点
金属層をエッチングによって除去した後、例えば８００
℃で３０秒間のアニーリングを行う。そして低濃度拡散
層１４と高濃度拡散層１７とからなる拡散層抵抗１が活
性化される。その結果、上記低濃度拡散層１４は、例え
ば数百Ω／□程度の抵抗になる。
【００２２】上記拡散層抵抗の形成方法では、拡散層抵
抗の形成予定領域１２の一部分を覆うドーピング用マス
ク１６を形成したことから、拡散層抵抗の形成予定領域
１２には高濃度拡散層１７が部分的にしか形成されな
い。このため、拡散層抵抗１は低濃度拡散層１４と高濃
度拡散層１７とで構成されるので、拡散層抵抗１の抵抗
値は従来のものに比較して高いものとなる。
抗の形成予定領域１２の一部分を覆うドーピング用マス
ク１６を形成したことから、拡散層抵抗の形成予定領域
１２には高濃度拡散層１７が部分的にしか形成されな
い。このため、拡散層抵抗１は低濃度拡散層１４と高濃
度拡散層１７とで構成されるので、拡散層抵抗１の抵抗
値は従来のものに比較して高いものとなる。
【００２３】また、高濃度拡散層１７を形成するための
ドーピング用マスク１６をエッチングマスクにしてシリ
サイド化用マスク１８を形成することから、マスク工程
を増やすことなくシリサイド化用マスク１８が形成され
る。
ドーピング用マスク１６をエッチングマスクにしてシリ
サイド化用マスク１８を形成することから、マスク工程
を増やすことなくシリサイド化用マスク１８が形成され
る。
【００２４】さらに、シリサイド化を行う際に、上記の
ようにして形成したシリサイド化用マスク１８を用いる
ことから、このシリサイド化用マスク１８に覆われてい
る低濃度拡散層１４の上層にはシリサイド層が形成され
ない。そして、選択的に高濃度拡散層１７上がシリサイ
ド化される。したがって、拡散層抵抗１では高濃度拡散
層１７上のみにシリサイド層１９が形成される。この結
果、拡散層抵抗１の全面にシリサイド層が形成されない
ので、拡散層抵抗１はシリサイド層１９によって低抵抗
化されない。
ようにして形成したシリサイド化用マスク１８を用いる
ことから、このシリサイド化用マスク１８に覆われてい
る低濃度拡散層１４の上層にはシリサイド層が形成され
ない。そして、選択的に高濃度拡散層１７上がシリサイ
ド化される。したがって、拡散層抵抗１では高濃度拡散
層１７上のみにシリサイド層１９が形成される。この結
果、拡散層抵抗１の全面にシリサイド層が形成されない
ので、拡散層抵抗１はシリサイド層１９によって低抵抗
化されない。
【００２５】次に、本発明の拡散層抵抗の形成方法に係
る第１実施例を、図２，図３の形成工程図（その１），
（その２）によって説明する。第１実施例は、上記図１
によって説明した拡散層抵抗の形成方法をＣＭＯＳトラ
ンジスタプロセスに適用した一例である。図では、上記
図１で説明した構成部品と同様の構成部品には同一符号
を付す。
る第１実施例を、図２，図３の形成工程図（その１），
（その２）によって説明する。第１実施例は、上記図１
によって説明した拡散層抵抗の形成方法をＣＭＯＳトラ
ンジスタプロセスに適用した一例である。図では、上記
図１で説明した構成部品と同様の構成部品には同一符号
を付す。
【００２６】まず図２の（１）に示すように、例えばＬ
ＯＣＯＳ酸化法によって、半導体基板１１の上層に、拡
散層抵抗の形成予定領域１２およびＣＭＯＳトランジス
タの第１導電型ＭＯＳトランジスタの形成予定領域（以
下第１領域と略記する）３１と第２導電型ＭＯＳトラン
ジスタの形成予定領域（以下第２領域と略記する）５１
とを分離する素子分離領域１３を形成する。上記半導体
基板１１には例えばシリコン基板を用い、上記素子分離
領域１３は膜厚が例えばおよそ４００ｎｍの酸化シリコ
ン膜で形成される。次いで第１，第２領域３１，５１お
よび拡散層抵抗の形成予定領域上のＬＯＣＯＳ酸化で用
いた、例えば酸化膜（図示省略）および窒化膜（図示省
略）等の膜を、エッチングによって除去する。
ＯＣＯＳ酸化法によって、半導体基板１１の上層に、拡
散層抵抗の形成予定領域１２およびＣＭＯＳトランジス
タの第１導電型ＭＯＳトランジスタの形成予定領域（以
下第１領域と略記する）３１と第２導電型ＭＯＳトラン
ジスタの形成予定領域（以下第２領域と略記する）５１
とを分離する素子分離領域１３を形成する。上記半導体
基板１１には例えばシリコン基板を用い、上記素子分離
領域１３は膜厚が例えばおよそ４００ｎｍの酸化シリコ
ン膜で形成される。次いで第１，第２領域３１，５１お
よび拡散層抵抗の形成予定領域上のＬＯＣＯＳ酸化で用
いた、例えば酸化膜（図示省略）および窒化膜（図示省
略）等の膜を、エッチングによって除去する。
【００２７】その後熱酸化法によって、第１，第２領域
３１，５１の半導体基板１１の表層にゲート絶縁膜３
２，５２を形成する。このゲート絶縁膜３２，５２は例
えば１６ｎｍ程度の膜厚を有する酸化シリコン膜からな
る。さらに上記熱酸化では、拡散層抵抗の形成予定領域
１２の半導体基板１１の表層にも酸化膜２１が形成され
る。続いて一般に適用されているゲート電極の形成方法
によって、上記第１，第２領域３１，５１に多結晶シリ
コンからなる第１ゲート電極３３，第２ゲート電極５３
を形成する。その後、９００℃で乾燥酸素（Ｏ2 ）雰囲
気で酸化を行う。このとき形成される酸化膜の図示は省
略した。
３１，５１の半導体基板１１の表層にゲート絶縁膜３
２，５２を形成する。このゲート絶縁膜３２，５２は例
えば１６ｎｍ程度の膜厚を有する酸化シリコン膜からな
る。さらに上記熱酸化では、拡散層抵抗の形成予定領域
１２の半導体基板１１の表層にも酸化膜２１が形成され
る。続いて一般に適用されているゲート電極の形成方法
によって、上記第１，第２領域３１，５１に多結晶シリ
コンからなる第１ゲート電極３３，第２ゲート電極５３
を形成する。その後、９００℃で乾燥酸素（Ｏ2 ）雰囲
気で酸化を行う。このとき形成される酸化膜の図示は省
略した。
【００２８】次いで図２の（２）に示す第１工程を行
う。この工程では、例えばイオン注入法によって、拡散
層抵抗の形成予定領域１２の半導体基板１１の上層に低
濃度拡散層１４を形成する。同時に上記第１領域３１お
よび第２領域５１におけるそれぞれの半導体基板１１の
上層に低濃度拡散層３４，３５および低濃度拡散層５
４，５５を形成する。上記イオン注入条件としては、例
えば、不純物にリンイオン（Ｐ+ ）を用い、打ち込みエ
ネルギーを３０ｋｅＶ、ドーズ量を３０Ｔ（tera）個／
ｃｍ2 に設定する。上記第１，第２領域３１，５１に形
成される低濃度拡散層（３４，３５，５４，５５）は、
ＬＤＤ拡散層になる。
う。この工程では、例えばイオン注入法によって、拡散
層抵抗の形成予定領域１２の半導体基板１１の上層に低
濃度拡散層１４を形成する。同時に上記第１領域３１お
よび第２領域５１におけるそれぞれの半導体基板１１の
上層に低濃度拡散層３４，３５および低濃度拡散層５
４，５５を形成する。上記イオン注入条件としては、例
えば、不純物にリンイオン（Ｐ+ ）を用い、打ち込みエ
ネルギーを３０ｋｅＶ、ドーズ量を３０Ｔ（tera）個／
ｃｍ2 に設定する。上記第１，第２領域３１，５１に形
成される低濃度拡散層（３４，３５，５４，５５）は、
ＬＤＤ拡散層になる。
【００２９】その後、成膜した膜をエッチバックしてサ
イドウォールを形成する技術によって、各第１，第２ゲ
ート電極３３，５３の側壁にサイドウォール３６，５６
を、例えば窒化シリコン膜（例えば膜厚１５０ｎｍ）で
形成する。
イドウォールを形成する技術によって、各第１，第２ゲ
ート電極３３，５３の側壁にサイドウォール３６，５６
を、例えば窒化シリコン膜（例えば膜厚１５０ｎｍ）で
形成する。
【００３０】次いで図２の（３）に示す第２工程を行
う。この工程では、例えばＣＶＤ法によって、上記半導
体基板１１の表面側に酸化シリコンからなるマスク形成
膜１５を例えば２０ｎｍの膜厚に成膜する。その後、塗
布技術によって半導体基板１１上にレジスト膜（図示省
略）を成膜する。そしてリソグラフィー技術によって、
拡散層抵抗の形成予定領域１２と第１領域３１とを覆う
第１ドーピング用マスク２２を上記レジスト膜で形成す
る。続いて、不純物ドーピングとして、例えばイオン注
入法によって、上記第２領域５１にソース・ドレイン領
域になる高濃度拡散層５７，５８を形成する。このイオ
ン注入では、例えば、不純物にホウ素イオン（Ｂ+ ）ま
たは二フッ化ホウ素イオン（ＢＦ2 + ）を用いる。
う。この工程では、例えばＣＶＤ法によって、上記半導
体基板１１の表面側に酸化シリコンからなるマスク形成
膜１５を例えば２０ｎｍの膜厚に成膜する。その後、塗
布技術によって半導体基板１１上にレジスト膜（図示省
略）を成膜する。そしてリソグラフィー技術によって、
拡散層抵抗の形成予定領域１２と第１領域３１とを覆う
第１ドーピング用マスク２２を上記レジスト膜で形成す
る。続いて、不純物ドーピングとして、例えばイオン注
入法によって、上記第２領域５１にソース・ドレイン領
域になる高濃度拡散層５７，５８を形成する。このイオ
ン注入では、例えば、不純物にホウ素イオン（Ｂ+ ）ま
たは二フッ化ホウ素イオン（ＢＦ2 + ）を用いる。
【００３１】その後、上記第１ドーピング用マスク２２
をエッチングマスクとして用いたエッチングによって上
記第２領域５１上の上記マスク形成膜１５を除去する。
さらにアッシングまたはウェット処理によって、上記第
１ドーピング用マスク２２を除去する。
をエッチングマスクとして用いたエッチングによって上
記第２領域５１上の上記マスク形成膜１５を除去する。
さらにアッシングまたはウェット処理によって、上記第
１ドーピング用マスク２２を除去する。
【００３２】さらに図３の（４）に示すように、塗布技
術によって半導体基板１１上にレジスト膜（図示省略）
を成膜する。そしてリソグラフィー技術によって、上記
拡散層抵抗の形成予定領域１２の一部分と第２領域５１
とを覆う第２ドーピング用マスク２３を形成する。
術によって半導体基板１１上にレジスト膜（図示省略）
を成膜する。そしてリソグラフィー技術によって、上記
拡散層抵抗の形成予定領域１２の一部分と第２領域５１
とを覆う第２ドーピング用マスク２３を形成する。
【００３３】続いて第３工程を行う。この工程では、不
純物ドーピングとして、例えばイオン注入法によって、
上記マスク形成膜１５を通して配線基板１１に不純物を
打ち込む。そして第２ドーピング用マスク２３に覆われ
ている部分を除く上記拡散層抵抗の形成予定領域１２に
高濃度拡散層１７を形成するとともに、第１領域３１に
おける第１ゲート電極３３の両側の半導体基板１１に高
濃度拡散層（ソース・ドレイン領域）３７，３８を形成
する。このイオン注入条件としては、例えば、不純物に
ヒ素イオン（Ａｓ+ ）を用い、打ち込みエネルギーを５
０ｋｅＶ、ドーズ量を３Ｐ（peta）個／ｃｍ2 に設定す
る。
純物ドーピングとして、例えばイオン注入法によって、
上記マスク形成膜１５を通して配線基板１１に不純物を
打ち込む。そして第２ドーピング用マスク２３に覆われ
ている部分を除く上記拡散層抵抗の形成予定領域１２に
高濃度拡散層１７を形成するとともに、第１領域３１に
おける第１ゲート電極３３の両側の半導体基板１１に高
濃度拡散層（ソース・ドレイン領域）３７，３８を形成
する。このイオン注入条件としては、例えば、不純物に
ヒ素イオン（Ａｓ+ ）を用い、打ち込みエネルギーを５
０ｋｅＶ、ドーズ量を３Ｐ（peta）個／ｃｍ2 に設定す
る。
【００３４】次いで図３の（５）に示す第４工程を行
う。この工程では、上記第２ドーピング用マスク２３を
エッチングマスクとして用いて上記マスク形成膜１５の
エッチングを行う。そして２点鎖線で示す部分のマスク
形成膜１５を除去する。そして残した上記マスク形成膜
（１５）がシリサイド化用マスク１８になる。
う。この工程では、上記第２ドーピング用マスク２３を
エッチングマスクとして用いて上記マスク形成膜１５の
エッチングを行う。そして２点鎖線で示す部分のマスク
形成膜１５を除去する。そして残した上記マスク形成膜
（１５）がシリサイド化用マスク１８になる。
【００３５】その後アッシングまたはウェット処理によ
って、第２ドーピング用マスク２３を除去する。次いで
例えば９００℃の窒素（Ｎ2 ）雰囲気で２０分間のアニ
ーリングを行うことで、各ソース・ドレイン領域の低濃
度拡散層３４，３５，５４，５５および高濃度拡散層３
７，３８，５７，５８の活性化を行う。
って、第２ドーピング用マスク２３を除去する。次いで
例えば９００℃の窒素（Ｎ2 ）雰囲気で２０分間のアニ
ーリングを行うことで、各ソース・ドレイン領域の低濃
度拡散層３４，３５，５４，５５および高濃度拡散層３
７，３８，５７，５８の活性化を行う。
【００３６】続いて図３の（６）に示すように、例えば
スパッタリング、ＣＶＤ法、蒸着法等の成膜技術によっ
て、上記半導体基板１１の上面側に高融点金属層（図示
省略）を形成した後、シリサイド化のための熱処理を行
って、上記高濃度拡散層１７の上層にシリサイド層１９
を形成する。それとともに、第１，第２ゲート電極３
３，５３の各上層および各ソース・ドレイン領域の高濃
度拡散層３７，３８，５７，５８の上層にもシリサイド
層３９，５９および４０，４１，６０，６１を形成す
る。上記高融点金属層は、スパッタリングで形成される
例えばチタン（Ｔｉ）膜からなる。また上記シリサイド
化は、６５０℃に３０秒間のアニーリングによって行
う。その後未反応な高融点金属層をエッチングによって
除去した後、例えば８００℃で３０秒間のアニーリング
を行う。そして各シリサイド層１９，３９〜４１，５９
〜６１が活性化される。
スパッタリング、ＣＶＤ法、蒸着法等の成膜技術によっ
て、上記半導体基板１１の上面側に高融点金属層（図示
省略）を形成した後、シリサイド化のための熱処理を行
って、上記高濃度拡散層１７の上層にシリサイド層１９
を形成する。それとともに、第１，第２ゲート電極３
３，５３の各上層および各ソース・ドレイン領域の高濃
度拡散層３７，３８，５７，５８の上層にもシリサイド
層３９，５９および４０，４１，６０，６１を形成す
る。上記高融点金属層は、スパッタリングで形成される
例えばチタン（Ｔｉ）膜からなる。また上記シリサイド
化は、６５０℃に３０秒間のアニーリングによって行
う。その後未反応な高融点金属層をエッチングによって
除去した後、例えば８００℃で３０秒間のアニーリング
を行う。そして各シリサイド層１９，３９〜４１，５９
〜６１が活性化される。
【００３７】以上のプロセスによれば、上記低濃度拡散
層１４上にはシリサイド層が形成されないので、例えば
数百Ω／□程度の抵抗領域が確保される。したがって、
高濃度拡散層１７と低濃度拡散層１４とで構成される拡
散層抵抗１は、従来のものよりも高抵抗になる。また第
１領域３１にはサリサイド構造の第１導電型ＭＯＳトラ
ンジスタ２が形成され、第２領域５１にはサリサイド構
造の第２導電型ＭＯＳトランジスタ３が形成される。こ
のため、ソース・ドレイン領域やゲート配線は数Ω／□
程度の抵抗値になる。
層１４上にはシリサイド層が形成されないので、例えば
数百Ω／□程度の抵抗領域が確保される。したがって、
高濃度拡散層１７と低濃度拡散層１４とで構成される拡
散層抵抗１は、従来のものよりも高抵抗になる。また第
１領域３１にはサリサイド構造の第１導電型ＭＯＳトラ
ンジスタ２が形成され、第２領域５１にはサリサイド構
造の第２導電型ＭＯＳトランジスタ３が形成される。こ
のため、ソース・ドレイン領域やゲート配線は数Ω／□
程度の抵抗値になる。
【００３８】上記第１実施例の拡散層抵抗の形成方法で
は、図１によって説明した拡散層抵抗の形成方法と同様
の作用がある。それとともに、第２ドーピング用マスク
２３が拡散層抵抗の形成予定領域１２の一部分とともに
第１導電型ＭＯＳトランジスタ２のソース・ドレイン領
域３７，３８に高濃度拡散層を形成するためのマスクに
なる。しかも第２ドーピング用マスク２３をエッチング
マスクにしてシリサイド化用マスク１８を形成すること
から、リソグラフィー工程を増やすことなくシリサイド
化用マスク１８が形成される。
は、図１によって説明した拡散層抵抗の形成方法と同様
の作用がある。それとともに、第２ドーピング用マスク
２３が拡散層抵抗の形成予定領域１２の一部分とともに
第１導電型ＭＯＳトランジスタ２のソース・ドレイン領
域３７，３８に高濃度拡散層を形成するためのマスクに
なる。しかも第２ドーピング用マスク２３をエッチング
マスクにしてシリサイド化用マスク１８を形成すること
から、リソグラフィー工程を増やすことなくシリサイド
化用マスク１８が形成される。
【００３９】次に、本発明の拡散層抵抗の形成方法に係
る第２実施例を、図４の形成工程図によって説明する。
第２実施例は、上記図１によって説明した拡散層抵抗の
形成 方法を基板取り出し拡散層の形成方法に適用した一
例である。図では、上記図１で説明した構成部品と同様
の構成部品には同一符号を付す。
る第２実施例を、図４の形成工程図によって説明する。
第２実施例は、上記図１によって説明した拡散層抵抗の
形成 方法を基板取り出し拡散層の形成方法に適用した一
例である。図では、上記図１で説明した構成部品と同様
の構成部品には同一符号を付す。
【００４０】まず図４の（１）に示すように、例えばＬ
ＯＣＯＳ酸化法によって、半導体基板１１の上層に、拡
散層抵抗の形成予定領域１２および基板取り出し拡散層
の形成予定領域（以下取り出し領域と略記する）７１と
を分離する素子分離領域１３を形成する。上記半導体基
板１１には例えばシリコン基板を用い、上記素子分離領
域１３は膜厚が例えばおよそ４００ｎｍの酸化シリコン
膜で形成される。次いで拡散層抵抗の形成予定領域１２
上および取り出し領域７１上のＬＯＣＯＳ酸化で用い
た、例えば酸化膜（図示省略）および窒化膜（図示省
略）等の膜を、エッチングによって除去する。
ＯＣＯＳ酸化法によって、半導体基板１１の上層に、拡
散層抵抗の形成予定領域１２および基板取り出し拡散層
の形成予定領域（以下取り出し領域と略記する）７１と
を分離する素子分離領域１３を形成する。上記半導体基
板１１には例えばシリコン基板を用い、上記素子分離領
域１３は膜厚が例えばおよそ４００ｎｍの酸化シリコン
膜で形成される。次いで拡散層抵抗の形成予定領域１２
上および取り出し領域７１上のＬＯＣＯＳ酸化で用い
た、例えば酸化膜（図示省略）および窒化膜（図示省
略）等の膜を、エッチングによって除去する。
【００４１】次いで第１工程を行う。この工程では、例
えばイオン注入法によって、拡散層抵抗の形成予定領域
１２および上記取り出し領域７１におけるそれぞれの半
導体基板１１の上層に、低濃度拡散層１４および低濃度
拡散層７２を形成する。上記イオン注入条件としては、
例えば、不純物にリンイオン（Ｐ+ ）を用い、打ち込み
エネルギーを３０ｋｅＶ、ドーズ量を３０Ｔ（tera）個
／ｃｍ2 に設定する。
えばイオン注入法によって、拡散層抵抗の形成予定領域
１２および上記取り出し領域７１におけるそれぞれの半
導体基板１１の上層に、低濃度拡散層１４および低濃度
拡散層７２を形成する。上記イオン注入条件としては、
例えば、不純物にリンイオン（Ｐ+ ）を用い、打ち込み
エネルギーを３０ｋｅＶ、ドーズ量を３０Ｔ（tera）個
／ｃｍ2 に設定する。
【００４２】続いて図４の（２）に示す第２工程を行
う。この工程では、例えばＣＶＤ法によって、上記半導
体基板１１の表面に酸化シリコンからなるマスク形成膜
１５を例えば２０ｎｍの厚さに成膜する。その後、塗布
技術によって半導体基板１１上にレジスト膜（図示省
略）を成膜する。そしてリソグラフィー技術によって、
上記拡散層抵抗の形成予定領域１２の一部分を覆うドー
ピング用マスク１６を上記レジスト膜で形成する。
う。この工程では、例えばＣＶＤ法によって、上記半導
体基板１１の表面に酸化シリコンからなるマスク形成膜
１５を例えば２０ｎｍの厚さに成膜する。その後、塗布
技術によって半導体基板１１上にレジスト膜（図示省
略）を成膜する。そしてリソグラフィー技術によって、
上記拡散層抵抗の形成予定領域１２の一部分を覆うドー
ピング用マスク１６を上記レジスト膜で形成する。
【００４３】続いて第３工程を行う。この工程では、不
純物ドーピングとして例えばイオン注入法によって、上
記ドーピング用マスク１６に覆われている部分を除く拡
散層抵抗の形成予定領域１２の半導体基板１１に上記マ
スク形成膜１５を通して不純物を打ち込み、高濃度拡散
層１７を形成する。同時に、取り出し領域７１の半導体
基板１１にも上記マスク形成膜１５を通して不純物を打
ち込み、高濃度拡散層７３を形成する。このイオン注入
条件としては、例えば、不純物にヒ素イオン（Ａｓ+ ）
を用い、打ち込みエネルギーを５０ｋｅＶ、ドーズ量を
３Ｐ（peta）個／ｃｍ2 に設定する。
純物ドーピングとして例えばイオン注入法によって、上
記ドーピング用マスク１６に覆われている部分を除く拡
散層抵抗の形成予定領域１２の半導体基板１１に上記マ
スク形成膜１５を通して不純物を打ち込み、高濃度拡散
層１７を形成する。同時に、取り出し領域７１の半導体
基板１１にも上記マスク形成膜１５を通して不純物を打
ち込み、高濃度拡散層７３を形成する。このイオン注入
条件としては、例えば、不純物にヒ素イオン（Ａｓ+ ）
を用い、打ち込みエネルギーを５０ｋｅＶ、ドーズ量を
３Ｐ（peta）個／ｃｍ2 に設定する。
【００４４】次いで図４の（３）に示す第４工程を行
う。この工程では、上記ドーピング用マスク１６をエッ
チングマスクとして用いて上記マスク形成膜（１５）の
エッチングを行う。そして上記マスク形成膜（１５）で
シリサイド化用マスク１８を形成する。
う。この工程では、上記ドーピング用マスク１６をエッ
チングマスクとして用いて上記マスク形成膜（１５）の
エッチングを行う。そして上記マスク形成膜（１５）で
シリサイド化用マスク１８を形成する。
【００４５】その後アッシングまたはウェット処理によ
って、ドーピング用マスク１６を除去する。
って、ドーピング用マスク１６を除去する。
【００４６】続いて図４の（４）に示すように、例えば
スパッタリング、ＣＶＤ法、蒸着法等の成膜技術によっ
て、上記半導体基板１１の上面側に高融点金属層（図示
省略）を形成した後、シリサイド化のための熱処理を行
って、上記高濃度拡散層１７，７３の上層にシリサイド
層１９，７４を形成する。上記高融点金属は例えばチタ
ン（Ｔｉ）で形成する。また上記シリサイド化は、６５
０℃に３０秒間のアニーリングによって行う。その後未
反応な高融点金属層をエッチングによって除去した後、
例えば８００℃で３０秒間のアニーリングを行う。そし
て低濃度拡散層１４と高濃度拡散層１７とからなる拡散
層抵抗１が活性化される。その結果、上記拡散層抵抗１
は、低濃度拡散層１４の抵抗値が例えば数百Ω／□程度
になるので、高抵抗になる。また取り出し領域７１には
高濃度拡散層７３からなる基板取り出し拡散層４が形成
される。
スパッタリング、ＣＶＤ法、蒸着法等の成膜技術によっ
て、上記半導体基板１１の上面側に高融点金属層（図示
省略）を形成した後、シリサイド化のための熱処理を行
って、上記高濃度拡散層１７，７３の上層にシリサイド
層１９，７４を形成する。上記高融点金属は例えばチタ
ン（Ｔｉ）で形成する。また上記シリサイド化は、６５
０℃に３０秒間のアニーリングによって行う。その後未
反応な高融点金属層をエッチングによって除去した後、
例えば８００℃で３０秒間のアニーリングを行う。そし
て低濃度拡散層１４と高濃度拡散層１７とからなる拡散
層抵抗１が活性化される。その結果、上記拡散層抵抗１
は、低濃度拡散層１４の抵抗値が例えば数百Ω／□程度
になるので、高抵抗になる。また取り出し領域７１には
高濃度拡散層７３からなる基板取り出し拡散層４が形成
される。
【００４７】上記第２実施例の拡散層抵抗の形成方法で
は、上記図１によって説明した拡散層抵抗の形成方法の
作用と同様の作用があり、それとともに、ドーピング用
マスク１６が拡散層抵抗の形成予定領域１２の一部分と
ともに取り出し領域７１に高濃度拡散層７３を形成する
ためのマスクになる。しかもドーピング用マスク１６を
エッチングマスクにしてシリサイド化用マスク１８を形
成することから、リソグラフィー工程を増やすことなく
シリサイド化用マスク１８が形成される。
は、上記図１によって説明した拡散層抵抗の形成方法の
作用と同様の作用があり、それとともに、ドーピング用
マスク１６が拡散層抵抗の形成予定領域１２の一部分と
ともに取り出し領域７１に高濃度拡散層７３を形成する
ためのマスクになる。しかもドーピング用マスク１６を
エッチングマスクにしてシリサイド化用マスク１８を形
成することから、リソグラフィー工程を増やすことなく
シリサイド化用マスク１８が形成される。
【００４８】
【発明の効果】以上、説明したように本発明の各拡散層
抵抗の形成方法によれば、拡散層抵抗の形成予定領域の
一部分を覆うドーピング用マスクを形成したので、その
形成予定領域には高濃度拡散層が部分的にしか形成され
ない。このため、従来の抵抗と比較して同一専有面積で
拡散層抵抗を高抵抗化することが可能になる。また、ド
ーピング用マスクをエッチングマスクにしてシリサイド
化用マスクを形成するため、マスク工程を増やすことな
くシリサイド化用マスクを形成することができる。この
ため、プロセス負荷が小さい。さらに、シリサイド化用
マスクに覆われている低濃度拡散層の上層にはシリサイ
ド層が形成されないので、拡散層抵抗はシリサイド層に
よって低抵抗化されない。このため、拡散層抵抗は高抵
抗値が確保できる。
抵抗の形成方法によれば、拡散層抵抗の形成予定領域の
一部分を覆うドーピング用マスクを形成したので、その
形成予定領域には高濃度拡散層が部分的にしか形成され
ない。このため、従来の抵抗と比較して同一専有面積で
拡散層抵抗を高抵抗化することが可能になる。また、ド
ーピング用マスクをエッチングマスクにしてシリサイド
化用マスクを形成するため、マスク工程を増やすことな
くシリサイド化用マスクを形成することができる。この
ため、プロセス負荷が小さい。さらに、シリサイド化用
マスクに覆われている低濃度拡散層の上層にはシリサイ
ド層が形成されないので、拡散層抵抗はシリサイド層に
よって低抵抗化されない。このため、拡散層抵抗は高抵
抗値が確保できる。
【００４９】さらに請求項１の発明によれば、第２ドー
ピング用マスクを拡散層抵抗の高濃度拡散層と第１導電
型ＭＯＳトランジスタの高濃度拡散層とを形成するため
のマスクになる。このため、マスクおよびリソグラフィ
ー工程を増やす必要がない。したがって、従来プロセス
とほぼ同等のプロセス負荷しかかからない。
ピング用マスクを拡散層抵抗の高濃度拡散層と第１導電
型ＭＯＳトランジスタの高濃度拡散層とを形成するため
のマスクになる。このため、マスクおよびリソグラフィ
ー工程を増やす必要がない。したがって、従来プロセス
とほぼ同等のプロセス負荷しかかからない。
【００５０】さらに請求項２の発明によれば、ドーピン
グ用マスクが拡散層抵抗の高濃度拡散層と基板取り出し
拡散層の高濃度拡散層とを形成するためのマスクにな
る。このため、マスクおよびリソグラフィー工程を増や
す必要がない。したがって、従来プロセスとほぼ同等の
プロセス負荷しかかからない。
グ用マスクが拡散層抵抗の高濃度拡散層と基板取り出し
拡散層の高濃度拡散層とを形成するためのマスクにな
る。このため、マスクおよびリソグラフィー工程を増や
す必要がない。したがって、従来プロセスとほぼ同等の
プロセス負荷しかかからない。
【図１】本発明の各拡散層抵抗の形成方法に係わる要部
を示す形成工程図である。
を示す形成工程図である。
【図２】本発明に係わる第１実施例の形成工程図（その
１）である。
１）である。
【図３】本発明に係わる第１実施例の形成工程図（その
２）である。
２）である。
【図４】本発明に係わる第２実施例の形成工程図であ
る。
る。
【図５】従来例の形成工程図である。
１ 拡散層抵抗 ２ 第１導電型
ＭＯＳトランジスタ ３ 第２導電型ＭＯＳトランジスタ ４ 基板取り出
し拡散層 １１ 半導体基板 １２ 拡散層抵
抗の形成予定領域 １４ 低濃度拡散層 １５ マスク形
成膜 １６ ドーピング用マスク １７ 高濃度拡
散層 １８ シリサイド化用マスク １９ シリサイ
ド層 ２２ 第１ドーピング用マスク ２３ 第２ドー
ピング用マスク ３１ 第１領域 ３２ ゲート絶
縁膜 ３３ ゲート電極 ３４，３５ 低
濃度拡散層 ３６ サイドウォール ３７，３８ ソ
ース・ドレイン領域 ３９〜４１ シリサイド層 ５１ 第１領域 ５２ ゲート絶縁膜 ５３ ゲート電
極 ５４，５５ 低濃度拡散層 ５６ サイドウ
ォール ５７，５８ ソース・ドレイン領域 ５９〜６１ シ
リサイド層 ７１ 取り出し領域 ７２ 低濃度拡
散層 ７３ 高濃度拡散層 ７４ シリサイ
ド層
ＭＯＳトランジスタ ３ 第２導電型ＭＯＳトランジスタ ４ 基板取り出
し拡散層 １１ 半導体基板 １２ 拡散層抵
抗の形成予定領域 １４ 低濃度拡散層 １５ マスク形
成膜 １６ ドーピング用マスク １７ 高濃度拡
散層 １８ シリサイド化用マスク １９ シリサイ
ド層 ２２ 第１ドーピング用マスク ２３ 第２ドー
ピング用マスク ３１ 第１領域 ３２ ゲート絶
縁膜 ３３ ゲート電極 ３４，３５ 低
濃度拡散層 ３６ サイドウォール ３７，３８ ソ
ース・ドレイン領域 ３９〜４１ シリサイド層 ５１ 第１領域 ５２ ゲート絶縁膜 ５３ ゲート電
極 ５４，５５ 低濃度拡散層 ５６ サイドウ
ォール ５７，５８ ソース・ドレイン領域 ５９〜６１ シ
リサイド層 ７１ 取り出し領域 ７２ 低濃度拡
散層 ７３ 高濃度拡散層 ７４ シリサイ
ド層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8238 H01L 27/04 H01L 27/092
Claims (2)
- 【請求項１】 半導体基板に形成されるＣＭＯＳトラン
ジスタの第１導電型ＭＯＳトランジスタおよび第２導電
型ＭＯＳトランジスタの各ゲート電極をゲート絶縁膜を
介して形成するとともに各ＬＤＤ拡散層になる低濃度拡
散層を形成し、同時に該半導体基板に形成される拡散層
抵抗の形成予定領域に低濃度拡散層を形成し、その後各
ゲート電極の側壁にサイドウォールを形成する第１工程
と、 前記半導体基板上にマスク形成膜を成膜し、次いで第１
導電型ＭＯＳトランジスタの形成予定領域と拡散層抵抗
の形成予定領域とを覆う第１ドーピング用マスクを形成
し、続いて不純物ドーピングによって前記第２導電型Ｍ
ＯＳトランジスタの形成予定領域にソース・ドレイン領
域になる高濃度拡散層を形成した後、該第１ドーピング
用マスクをエッチングマスクとして用いたエッチングに
よって該第２導電型ＭＯＳトランジスタの形成予定領域
上の前記マスク形成膜を除去し、さらに該第１ドーピン
グ用マスクを除去して、その後前記拡散層抵抗の形成予
定領域の一部分と第２導電型ＭＯＳトランジスタの形成
予定領域とを覆う第２ドーピング用マスクを形成する第
２工程と、 不純物ドーピングによって前記第２ドーピング用マスク
に覆われている部分を除く前記拡散層抵抗の形成予定領
域に高濃度拡散層を形成するとともに第１導電型ＭＯＳ
トランジスタの形成予定領域にソース・ドレイン領域に
なる高濃度拡散層を形成する第３工程と、 前記第２ドーピング用マスクをエッチングマスクとして
用いたエッチングによって前記マスク形成膜でシリサイ
ド化用マスクを形成した後、該シリサイド化用マスクを
用いて選択的に前記高濃度拡散層の上層と各ゲート電極
の上層とにシリサイド層を形成する第４工程とからなる
ことを特徴とする拡散層抵抗の形成方法。 - 【請求項２】 半導体基板に形成される拡散層抵抗の形
成予定領域と基板取り出し拡散層の形成予定領域とに低
濃度拡散層を形成する第１工程と、 前記半導体基板の表面にマスク形成膜を成膜した後、さ
らに前記拡散層抵抗の形成予定領域の一部分を覆うドー
ピング用マスクを形成する第２工程と、 不純物ドーピングによって前記ドーピング用マスクに覆
われている部分を除く前記拡散層抵抗の形成予定領域と
前記基板取り出し拡散層の形成予定領域とに高濃度拡散
層を形成する第３工程と、 前記ドーピング用マスクをエッチングマスクとして用い
たエッチングによって前記マスク形成膜でシリサイド化
用マスクを形成した後、該ドーピング用マスクを除去
し、その後選択的に前記高濃度拡散層の上層にシリサイ
ド層を形成する第４工程とからなることを特徴とする拡
散層抵抗の形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23481394A JP3297784B2 (ja) | 1994-09-29 | 1994-09-29 | 拡散層抵抗の形成方法 |
| KR1019950031294A KR100340974B1 (ko) | 1994-09-29 | 1995-09-22 | 확산층저항의형성방법 |
| US08/534,246 US5773339A (en) | 1994-09-29 | 1995-09-26 | Method of making diffused layer resistors for semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23481394A JP3297784B2 (ja) | 1994-09-29 | 1994-09-29 | 拡散層抵抗の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897370A JPH0897370A (ja) | 1996-04-12 |
| JP3297784B2 true JP3297784B2 (ja) | 2002-07-02 |
Family
ID=16976797
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23481394A Expired - Fee Related JP3297784B2 (ja) | 1994-09-29 | 1994-09-29 | 拡散層抵抗の形成方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP3297784B2 (ja) |
| KR (1) | KR100340974B1 (ja) |
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|---|---|---|---|---|
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| US6027964A (en) * | 1997-08-04 | 2000-02-22 | Advanced Micro Devices, Inc. | Method of making an IGFET with a selectively doped gate in combination with a protected resistor |
| DE69832162D1 (de) * | 1998-07-22 | 2005-12-08 | St Microelectronics Srl | Herstellungsverfahren für ein elektronisches Bauelement, das MOS Transistoren mit salizidierten Übergängen und nicht salizidierten Widerständen enthält |
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| US6187617B1 (en) | 1999-07-29 | 2001-02-13 | International Business Machines Corporation | Semiconductor structure having heterogeneous silicide regions and method for forming same |
| JP4845299B2 (ja) * | 2001-03-09 | 2011-12-28 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4898024B2 (ja) * | 2001-06-21 | 2012-03-14 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
| JP2005183827A (ja) * | 2003-12-22 | 2005-07-07 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2007273756A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2011091188A (ja) * | 2009-10-22 | 2011-05-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4316319A (en) * | 1977-10-25 | 1982-02-23 | International Business Machines Corporation | Method for making a high sheet resistance structure for high density integrated circuits |
| JPS59100520A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60130844A (ja) * | 1983-12-20 | 1985-07-12 | Toshiba Corp | 半導体装置の製造方法 |
| US4609568A (en) * | 1984-07-27 | 1986-09-02 | Fairchild Camera & Instrument Corporation | Self-aligned metal silicide process for integrated circuits having self-aligned polycrystalline silicon electrodes |
| US5126279A (en) * | 1988-12-19 | 1992-06-30 | Micron Technology, Inc. | Single polysilicon cross-coupled resistor, six-transistor SRAM cell design technique |
| US5134088A (en) * | 1990-04-27 | 1992-07-28 | Digital Equipment Corporation | Precision resistor in self-aligned silicided mos process |
| JP2705476B2 (ja) * | 1992-08-07 | 1998-01-28 | ヤマハ株式会社 | 半導体装置の製造方法 |
| US5405806A (en) * | 1994-03-29 | 1995-04-11 | Motorola Inc. | Method for forming a metal silicide interconnect in an integrated circuit |
-
1994
- 1994-09-29 JP JP23481394A patent/JP3297784B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-22 KR KR1019950031294A patent/KR100340974B1/ko not_active IP Right Cessation
- 1995-09-26 US US08/534,246 patent/US5773339A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR100340974B1 (ko) | 2002-11-14 |
| US5773339A (en) | 1998-06-30 |
| JPH0897370A (ja) | 1996-04-12 |
| KR960012472A (ko) | 1996-04-20 |
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