JP2007273756A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2007273756A JP2007273756A JP2006098100A JP2006098100A JP2007273756A JP 2007273756 A JP2007273756 A JP 2007273756A JP 2006098100 A JP2006098100 A JP 2006098100A JP 2006098100 A JP2006098100 A JP 2006098100A JP 2007273756 A JP2007273756 A JP 2007273756A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- resistor
- forming
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 60
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 60
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 48
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 31
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 31
- 239000010703 silicon Substances 0.000 claims abstract description 31
- 239000011229 interlayer Substances 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims description 52
- 239000010410 layer Substances 0.000 claims description 49
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 12
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 238000010030 laminating Methods 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 25
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 20
- 239000010936 titanium Substances 0.000 description 20
- 229910052719 titanium Inorganic materials 0.000 description 20
- 229910021341 titanium silicide Inorganic materials 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010828 elution Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000037303 wrinkles Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】抵抗体とＭＯＳトランジスタを同一基板に備える、半導体装置を製造するにあたり、コンタクトの導通不良を防ぐとともに、シリコン基板への配線金属の溶出を防ぐ。
【解決手段】先ず、下地２０を用意する。次に、下地上にシリコン酸化膜３０を形成する。次に、シリコン酸化膜３０上にシリコン窒化膜５０を形成する。次に、シリコン窒化膜上に層間絶縁膜６０を形成する。次に、シリコン酸化膜、シリコン窒化膜及び層間絶縁膜の積層体６５を貫通するコンタクトホール７０を設ける。ここで、シリコン酸化膜の厚みを、３２〜４８ｎｍの範囲内の値とする。
【選択図】図４
【解決手段】先ず、下地２０を用意する。次に、下地上にシリコン酸化膜３０を形成する。次に、シリコン酸化膜３０上にシリコン窒化膜５０を形成する。次に、シリコン窒化膜上に層間絶縁膜６０を形成する。次に、シリコン酸化膜、シリコン窒化膜及び層間絶縁膜の積層体６５を貫通するコンタクトホール７０を設ける。ここで、シリコン酸化膜の厚みを、３２〜４８ｎｍの範囲内の値とする。
【選択図】図４
Description
この発明は、半導体装置の製造方法に関するものである。
現在量産されている半導体装置には、その機能を高めるために、抵抗体とＭＯＳトランジスタが同一基板に混在して設けられているものがある（例えば、特許文献１参照）。この抵抗体は、例えば基板上に形成されたポリシリコン層に不純物を注入して所定の抵抗値にした後、当該ポリシリコン層をエッチング加工することにより得られる。
図６を参照して、従来の抵抗体とＭＯＳトランジスタが同一基板上に形成された半導体装置について説明する。図６は、従来の半導体装置を説明するための断面図である。
シリコン基板１２２に、素子分離膜１２４が形成されている。ここで素子分離膜１２４が形成されている領域を素子分離領域１２３と称する。素子分離領域１２３で画成されているＭＯＳトランジスタ領域１２１内のシリコン基板１２２上に、ゲート酸化膜１２６及びゲート電極１２８が順次に積層されている。ＭＯＳトランジスタ領域１２１内のシリコン基板１２２には、拡散層１２９が形成されている。拡散層１２９は、ＭＯＳトランジスタのソース又はドレインとして機能する領域部分であって、ゲート酸化膜１２６及びゲート電極１２８を挟む位置に形成されている。
ＭＯＳトランジスタが形成されたシリコン基板１２２上に、シリコン酸化膜１３０が設けられている。シリコン酸化膜１３０は、マスク酸化膜１３２及び抵抗体分離酸化膜１３４が積層されて構成されている。また、素子分離領域１２３の抵抗体分離酸化膜１３４上に、抵抗体１４０が設けられている。さらに、抵抗体分離酸化膜１３４及び抵抗体１４０上に、シリコン窒化膜１５０及び層間絶縁膜１６０が順次に積層されている。
マスク酸化膜１３２は、拡散層にイオン注入をする際にマスクとして用いられる。
抵抗体分離酸化膜１３４は、抵抗体１４０を形成するためのエッチングの際に、マスク酸化膜１３２がエッチングされることによって、シリコン基板１２２が露出するのを防ぐために設けられる。シリコン基板１２２が露出すると、シリコン窒化膜１５０とシリコン基板１２２が接する部分が生じて、このシリコン窒化膜１５０とシリコン基板１２２が接する部分に界面電流が流れ、リークの原因となるからである。
シリコン酸化膜１３０、シリコン窒化膜１５０及び層間絶縁膜１６０の積層体１６５を貫通するコンタクトホールが形成されている。コンタクトホールの内壁面上には、チタン伝導層１８０が形成されていて、さらにチタン伝導層１８０上に、コンタクトホールを埋め込むようにコンタクトプラグ１８５が形成されている。コンタクトプラグ１８５は、例えばタングステンで形成されている。なお、コンタクトホール下部のチタン伝導層１８０は、チタンシリサイド１８２となっている。
特開２００４−１１９６９７号公報
図６を参照して説明した従来の半導体装置では、コンタクトホールが形成される部分の、マスク酸化膜１３２及び抵抗体分離酸化膜１３４が積層されて構成されるシリコン酸化膜１３０の厚みｔ１は９０ｎｍ程度である。一般にマスク酸化膜１３２は２０ｎｍの厚みで形成され、抵抗体分離酸化膜１３４は７０ｎｍの厚みで形成される。また、マスク酸化膜１３２、抵抗体分離酸化膜１３４、シリコン窒化膜１５０及び層間絶縁膜１６０の積層体１６５の厚みｔ２は１０５０ｎｍ程度である。
この場合、コンタクトホールを形成した後、チタン伝導層１８０、チタンシリサイド１８２、及びコンタクトプラグ１８５の形成を行うまでに、大気雰囲気に２０時間程度放置させると、半導体装置に異常なリーク電流が発生し、製品として使用できないという問題がある。
図７を参照して、半導体装置に発生する異常なリーク電流の原因について説明する。図７は、コンタクトホール内のチタン伝導層の形成について説明するための図である。
コンタクトホール１７０は、通常、フォトリソグラフィ及びドライエッチングにより、積層体１６５を貫通するように形成される。このとき、シリコン酸化膜１３０に比べてシリコン窒化膜１５０のエッチングレートが低いため、コンタクトホール１７０の内壁面に、シリコン窒化膜１５０が庇状に残存してしまう（図７中、Ｉで示す部分）。この状態で、スパッタ法によるチタン伝導層１８０の形成を行うと、コンタクトホール１７０のシリコン窒化膜１５０の上側の部分、すなわち層間絶縁膜１６０の側壁には、充分な厚さでチタン伝導層が形成される。これに対し、シリコン窒化膜１５０の下側の部分（図６中、ＩＩで示す部分）、すなわち、シリコン酸化膜１３０の側壁では、庇状のシリコン窒化膜１５０がチタン伝導層１８０の形成を阻害し、充分な厚さのチタン伝導層が形成できない。
この状態で大気雰囲気中に放置すると、例えば大気中の水分とシリコン基板が反応し、酸化シリコンなどが発生する。この結果、コンタクトホール下部でのチタンシリサイドの形成が阻害され、コンタクトの導通不良の原因となる。また、シリコン基板への配線金属の溶出等により、拡散層でのｐｎ接合破壊が起こり、その結果、リーク電流が発生する。
従って、通常は、コンタクトホールを形成した後、大気雰囲気中に放置される時間をできるだけ短くするように管理して、半導体装置を製造している。
上述の課題を解決するために、発明者が鋭意研究を行ったところ、シリコン窒化膜１５０の下のシリコン酸化膜１３０の膜厚を薄くすることで、コンタクトホールの下部の、充分な厚さで形成されないチタン伝導層の部分を減少させ、その結果、良好なチタンシリサイドを形成できることを見出した。
また、シリコン窒化膜の開口を行った後、層間絶縁膜を形成し、コンタクトホールを形成することで、コンタクトホールの内壁での、シリコン窒化膜の庇状の残存を防ぐことによっても、良好なチタンシリサイドを形成できることを見出した。
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、半導体装置の製造方法であって、シリコン酸化膜、シリコン窒化膜及び層間絶縁膜を貫通して設けられるコンタクトプラグの導通不良を防ぐとともに、シリコン基板への配線金属の溶出を防ぐ方法を提供することにある。
上述した目的を達成するために、第１の発明の半導体装置の製造方法は、以下の工程を備えている。先ず、下地を用意する。次に、下地上にシリコン酸化膜を形成する。次に、シリコン酸化膜上にシリコン窒化膜を形成する。次に、シリコン窒化膜上に層間絶縁膜を形成する。次に、シリコン酸化膜、シリコン窒化膜及び層間絶縁膜の積層体を貫通するコンタクトホールを設ける。ここで、コンタクトホールが形成される領域のシリコン酸化膜の厚みを、３２〜４８ｎｍの範囲内の値とする。
また、第２の発明の半導体装置の製造方法は、以下の工程を備えている。先ず、下地を用意する。次に、下地上にシリコン酸化膜を形成する。次に、シリコン酸化膜上にシリコン窒化膜を形成する。次に、シリコン窒化膜に、シリコン酸化膜を露出する開口部を形成する。次に、シリコン窒化膜、及び開口部内に露出したシリコン酸化膜上に層間絶縁膜を形成する。次に、シリコン酸化膜、シリコン窒化膜及び層間絶縁膜の積層体を貫通するコンタクトホールを設ける。ここで、開口部の直径を、コンタクトホールの直径の１．０５〜１．３倍の範囲内の値とする。
第１の発明の半導体装置の製造方法によれば、シリコン酸化膜の厚みを、３２〜４８ｎｍの範囲内のいずれかの値としていて、従来の９０ｎｍに比べて薄くしている。このため、コンタクトホールの下部の充分な厚さで形成されないチタン伝導層の部分が減少し、その結果、良好なチタンシリサイドを形成できる。
また、第２の発明の半導体装置の製造方法によれば、シリコン窒化膜に開口部を形成した後、層間絶縁膜を形成し、開口部内にコンタクトホールを形成するので、コンタクトホールの内壁に、シリコン窒化膜が庇状に残存することは無い。このため、コンタクトホールの下部でもチタン伝導層が充分な厚さで形成され、その結果、良好なチタンシリサイドを形成できる。
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
（第１実施形態）
図１〜４を参照して、第１実施形態の半導体装置の製造方法について説明する。図１〜４は、第１実施形態の半導体装置の製造方法を説明するための工程図であって、断面の切り口で示している。
図１〜４を参照して、第１実施形態の半導体装置の製造方法について説明する。図１〜４は、第１実施形態の半導体装置の製造方法を説明するための工程図であって、断面の切り口で示している。
先ず、下地２０を用意する。下地２０は、シリコン基板２２と、シリコン基板２２に形成された素子分離膜２４と、シリコン基板２２の一方の主表面上に順次に積層された、ゲート酸化膜２６及びゲート電極２８とを備えている。
下地２０には、素子分離領域２３とＭＯＳトランジスタ形成領域２１が設定されている。素子分離領域２３は、素子分離膜２４が形成されている領域である。また、ＭＯＳトランジスタ形成領域２１は素子分離領域２３で画成される領域である。ＭＯＳトランジスタ形成領域２１内の、シリコン基板２０上に、ゲート酸化膜２６及びゲート電極２８が形成されている（図１（Ａ））。
なお、素子分離膜２４、ゲート酸化膜２６及びゲート電極２８は、任意好適な従来周知の方法を用いて形成される。また、シリコン基板２２の導電型や、形成されるＭＯＳトランジスタがｎ型のＭＯＳトランジスタ（ｎＭＯＳ）であるか、ｐ型のＭＯＳトランジスタ（ｐＭＯＳ）であるかなどに応じて、ＭＯＳトランジスタ形成領域２１のシリコン基板２２には、ｐウェルやｎウェルが形成されていても良い。
次に、９００℃の酸素雰囲気中での熱酸化により、下地２０上にマスク酸化膜３２を形成する。ここで形成されるマスク酸化膜３２は、２０±３ｎｍ厚のシリコン酸化膜である。
次に、ＭＯＳトランジスタ形成領域２１の、ソース及びドレインとして機能するシリコン基板２２の領域に、イオン注入して拡散層２９を形成する。例えば、ｎＭＯＳの拡散層には、Ａｓが導入され、一方、ｐＭＯＳの拡散層には、ＢＦ２が導入される。
次に、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を原料ガスとして用いた減圧ＣＶＤ（Ｃｈｅｍｉａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、マスク酸化膜３２上に抵抗体分離酸化膜３４を形成する。ここで形成される抵抗体分離酸化膜３４は、２０±５ｎｍ厚のシリコン酸化膜である。従って、マスク酸化膜３２及び抵抗体分離酸化膜３４が積層されて構成されたシリコン酸化膜３０の厚みｔ１は、３２〜４８ｎｍの範囲内の値になる。なお、抵抗体分離酸化膜３４を形成する理由については、後述する（図１（Ｂ））。
次に、素子分離領域２３の抵抗体分離酸化膜３４上に、所定の抵抗値を有する抵抗体材料層４２を形成した後に、抵抗体材料層４２を加工して、抵抗体を形成する。抵抗体材料層４２は、例えば、以下の工程で形成される。先ず、ＳｉＨ４雰囲気中でのＣＶＤ法により、抵抗体分離酸化膜３４上に、ポリシリコン層を形成する。ポリシリコン層はおよそ１５０ｎｍ厚で形成される。次に、ポリシリコン層に不純物をイオン注入して、ポリシリコン層を所定の抵抗値を有する抵抗体材料層４２にする。ここでは、例えばリン（Ｐ）などが不純物として注入される（図１（Ｂ））。その後、フォトリソグラフィ法及びドライエッチングにより、抵抗体材料層４２を加工して、抵抗体４０を形成する（図２（Ａ））。
次に、ＳｉＨ２Ｃｌ２及びＮＨ３の混合ガスの雰囲気中での減圧ＣＶＤ法により、抵抗体分離酸化膜３４及び抵抗体４０上にシリコン窒化膜５０を形成する。シリコン窒化膜５０は、厚くすると応力が増えてしわ等が発生すると考えられることから、１５ｎｍ程度の厚みで形成される。なお、シリコン窒化膜５０を形成する理由については、後述する（図２（Ｂ））。
次に、ＴＥＯＳを用いた常圧ＣＶＤ法により、シリコン窒化膜上にＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜を１２００ｎｍ程度生成する。
その後、平坦化材料であるＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）をスピンコーターで塗布した後、エッチバックにより全面ドライエッチングを行い、表面を平坦化して、層間絶縁膜６０を得る（図３）。
ここで、シリコン窒化膜５０は、以下の２つの理由で設けられる。第１に、電極形成などの水素雰囲気中での熱処理時に、水素原子がシリコン基板に侵入することを防止するためである。第２に、層間絶縁膜６０を構成するＢＰＳＧ膜内に含まれるリン及びボロンがトランジスタへ到達して、固溶体になることを防止するためである。
抵抗体分離酸化膜３４は、抵抗体４０を形成するためのエッチングの際に、マスク酸化膜３２がエッチングされることによって、シリコン基板２２が露出するのを防ぐために設けられる。シリコン基板２２が露出すると、シリコン窒化膜５０とシリコン基板２２が接する部分が生じて、このシリコン窒化膜５０とシリコン基板２２が接する部分に界面電流が流れ、リークの原因となるからである。
通常のコンタクトホールを形成する際に用いられる規格に従えば、マスク酸化膜３２と抵抗体分離酸化膜３４を備えるシリコン酸化膜３０、シリコン窒化膜５０及び層間絶縁膜６０の積層体６５の厚みｔ２は、平坦化された結果、１０５０±１００ｎｍになる。シリコン酸化膜３０の厚みｔ１は、４０±８ｎｍであるので、シリコン酸化膜３０の厚みｔ１の、積層体６５の厚みｔ２に対する比ｒ（＝ｔ１／ｔ２）は、２．８〜５．１％の範囲内の値になる。
次に、シリコン酸化膜３０、シリコン窒化膜５０及び層間絶縁膜６０の積層体６５を貫通するコンタクトホール７０を設ける。コンタクトホール７０の形成は、フォトリソグラフィ法及びドライエッチング法で行われる。コンタクトホール７０は、ＭＯＳトランジスタ形成領域２１の拡散層２９が露出するまで行われる（図４（Ａ））。
次に、スパッタ法によりコンタクトホール７０の内壁面上に、チタン伝導層８０を形成する。その後、約８００℃のアニール処理により、コンタクトホール７０下部のチタン伝導層８０に、チタンシリサイド８２を形成する。その後、ＷＦ６を含む雰囲気中での減圧ＣＶＤ法により、コンタクトプラグ８５を形成する（図４（Ｂ））。
コンタクトプラグ８５を形成した後の、配線層の形成等の工程は従来周知の方法で行えば良く、ここでは説明を省略する。
第１実施形態の半導体装置の製造方法によれば、シリコン酸化膜の厚みを、３２〜４８ｎｍとしていて、従来の９０ｎｍに比べて薄くしているので、コンタクトホールの下部の充分な厚みで形成されないチタン伝導層の部分が減少する。このため、チタン伝導層を形成した後に、大気雰囲気中に放置しても、大気中の水分等とシリコン基板が反応することによる不要な酸化シリコン等の副生成物の発生を抑制することができ、その結果、良好なチタンシリサイドを形成できる。
（第２実施形態）
図５（Ａ）及び（Ｂ）を参照して、第２実施形態の半導体装置の製造方法について説明する。図５（Ａ）及び（Ｂ）は、第２実施形態の半導体装置の製造方法を説明するための工程図であって、断面の切り口で示している。
図５（Ａ）及び（Ｂ）を参照して、第２実施形態の半導体装置の製造方法について説明する。図５（Ａ）及び（Ｂ）は、第２実施形態の半導体装置の製造方法を説明するための工程図であって、断面の切り口で示している。
シリコン窒化膜を形成するまでの工程は、図１（Ａ）及び（Ｂ）と、図２（Ａ）及び（Ｂ）を参照して説明したのと同様なので、ここでは説明を省略する。なお、第２実施形態においては、抵抗体分離酸化膜３４の厚みは、２０±５ｎｍに限定されず、従来と同様に、７０ｎｍ程度にしても良い。抵抗体分離酸化膜３４の厚みを厚くすれば、ＢＰＳＧ膜内に含まれるリン及びボロンのトランジスタへの到達を防ぐ効果が高まる。
シリコン窒化膜５１を形成した後に、シリコン窒化膜５１に、シリコン酸化膜３０を露出する開口部５５を形成する。開口部５５の形成は、従来周知のフォトリソグラフィ法及びドライエッチング法で行われる（図５（Ａ））。
次に、シリコン窒化膜５１、及び開口部５５内に露出したシリコン酸化膜３０上に層間絶縁膜６１を形成する。層間絶縁膜を形成する工程は、図３を参照して説明したのと同様なので、ここでは説明を省略する。
次に、シリコン酸化膜３０、シリコン窒化膜５１及び層間絶縁膜６１の積層体６７を貫通するコンタクトホール７１を設ける。コンタクトホール７１の形成は、フォトリソグラフィ法及びドライエッチング法で行われる。コンタクトホール７１は、ＭＯＳトランジスタ形成領域２１の拡散層２９が露出するまで行われる。ここで、コンタクトホール７１は、シリコン窒化膜５１に設けられた開口部５５の内側の領域に形成される。ここで、シリコン窒化膜５１に設けられる開口部５５の直径は、マスク合わせ精度や寸法のバラツキなどを考慮して、コンタクトホール７１の直径の１．０５〜１．３倍の範囲内の値にするのが良い（図５（Ｂ））。
その後の、コンタクトホール内に、チタン伝導層、チタンシリサイド、コンタクトプラグが形成される工程は、第１実施形態と同様なので、ここでは説明を省略する。
第２実施形態の半導体装置の製造方法によれば、シリコン窒化膜の開口を行った後、層間絶縁膜を形成し、コンタクトホールを形成するので、コンタクトホールの内壁に、シリコン窒化膜が庇状に残存することは無い。このため、コンタクトホールの下部でもチタン伝導層が充分な厚さで形成され、その結果、良好なチタンシリサイドを形成できる。
第１実施形態及び第２実施形態では、同一のシリコン基板にＭＯＳトランジスタと抵抗体とが混在して形成された場合について説明したが、この例に限定されない。シリコン酸化膜、シリコン窒化膜及びＢＰＳＧ膜の積層体を貫通するコンタクトホールを備える半導体装置を製造する場合に適用可能である。
２０ 下地
２１、１２１ ＭＯＳトランジスタ形成領域
２２、１２２ シリコン基板
２３、１２３ 素子分離領域
２４、１２４ 素子分離膜
２６、１２６ ゲート酸化膜
２８、１２８ ゲート電極
２９、１２９ 拡散層
３０、１３０ シリコン酸化膜
３２、１３２ マスク酸化膜
３４、１３４ 抵抗体分離酸化膜
４０、１４０ 抵抗体
４２ 抵抗体材料層
５０、５１、１５０ シリコン窒化膜
５５ 開口部
６０、６１、１６０ 層間絶縁膜
６５、６７、１６５ 積層体
７０、７１、１７０ コンタクトホール
８０、１８０ チタン伝導層
８２、１８２ チタンシリサイド
８５、１８５ コンタクトプラグ
２１、１２１ ＭＯＳトランジスタ形成領域
２２、１２２ シリコン基板
２３、１２３ 素子分離領域
２４、１２４ 素子分離膜
２６、１２６ ゲート酸化膜
２８、１２８ ゲート電極
２９、１２９ 拡散層
３０、１３０ シリコン酸化膜
３２、１３２ マスク酸化膜
３４、１３４ 抵抗体分離酸化膜
４０、１４０ 抵抗体
４２ 抵抗体材料層
５０、５１、１５０ シリコン窒化膜
５５ 開口部
６０、６１、１６０ 層間絶縁膜
６５、６７、１６５ 積層体
７０、７１、１７０ コンタクトホール
８０、１８０ チタン伝導層
８２、１８２ チタンシリサイド
８５、１８５ コンタクトプラグ
Claims (5)
- 下地を用意する工程と、
該下地上にシリコン酸化膜を形成する工程と、
該シリコン酸化膜上にシリコン窒化膜を形成する工程と、
該シリコン窒化膜上に層間絶縁膜を形成する工程と、
前記シリコン酸化膜、シリコン窒化膜及び層間絶縁膜の積層体を貫通するコンタクトホールを設ける工程と
を備え、
前記コンタクトホールが形成される領域のシリコン酸化膜の厚みを、３２〜４８ｎｍの範囲内の値とすることを特徴とする半導体装置の製造方法。 - シリコン基板に、素子分離領域と、該素子分離領域で画成されていて、かつゲート酸化膜及びゲート電極が形成されているＭＯＳトランジスタ形成領域とが設定されている下地を用意する工程と、
該下地上にマスク酸化膜を形成する工程と、
前記シリコン基板の、ＭＯＳトランジスタのソース又はドレインとして機能する領域にイオン注入を行って拡散層を形成する工程と、
前記マスク酸化膜上に抵抗体分離酸化膜を形成する工程と、
前記抵抗体分離酸化膜上に、所定の抵抗値を有する抵抗体材料層を形成する工程と、
前記抵抗体材料層を加工して、前記素子分離領域に対応する領域内の前記抵抗体分離酸化膜上に抵抗体を形成する工程と、
前記抵抗体分離酸化膜及び抵抗体上にシリコン窒化膜を形成する工程と、
該シリコン窒化膜上に層間絶縁膜を形成する工程と、
前記マスク酸化膜、抵抗体分離酸化膜、シリコン窒化膜及び層間絶縁膜の積層体を貫通するコンタクトホールを設ける工程と
を備え、
前記マスク酸化膜及び抵抗体分離酸化膜が積層されて構成されたシリコン酸化膜の厚みを、３２〜４８ｎｍの範囲内の値とすることを特徴とする半導体装置の製造方法。 - 前記シリコン酸化膜の厚みを、前記積層体の厚みの２．８〜５．１％の範囲内の値とする
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。 - 下地を用意する工程と、
該下地上にシリコン酸化膜を形成する工程と、
該シリコン酸化膜上にシリコン窒化膜を形成する工程と、
該シリコン窒化膜に、前記シリコン酸化膜を露出させる開口部を形成する工程と、
該シリコン窒化膜、及び前記開口部内に露出した前記シリコン酸化膜上に層間絶縁膜を形成する工程と、
前記シリコン酸化膜、シリコン窒化膜及び層間絶縁膜の積層体を貫通するコンタクトホールを設ける工程と
を備え、
前記開口部の直径を、前記コンタクトホールの直径の１．０５〜１．３倍の範囲内の値とすることを特徴とする半導体装置の製造方法。 - シリコン基板に、素子分離領域と、該素子分離領域で画成されていて、かつゲート酸化膜及びゲート電極が形成されているＭＯＳトランジスタ形成領域とが設定されている下地を用意する工程と、
該下地上にマスク酸化膜を形成する工程と、
前記シリコン基板の、ＭＯＳトランジスタのソース又はドレインとして機能する領域にイオン注入を行って拡散層を形成する工程と、
前記マスク酸化膜上に抵抗体分離酸化膜を形成する工程と、
前記抵抗体分離酸化膜上に、所定の抵抗値を有する抵抗体材料層を形成する工程と、
前記抵抗体材料層を加工して、前記素子分離領域に対応する領域内の前記抵抗体分離酸化膜上に抵抗体を形成する工程と、
前記抵抗体分離酸化膜及び前記抵抗体上にシリコン窒化膜を形成する工程と、
該シリコン窒化膜に、前記抵抗体分離酸化膜を露出する開口部を形成する工程と、
該シリコン窒化膜、及び前記開口部内に露出した前記抵抗体分離酸化膜上に層間絶縁膜を形成する工程と、
前記マスク酸化膜、抵抗体分離酸化膜、シリコン窒化膜及び層間絶縁膜の積層体を貫通するコンタクトホールを設ける工程と
を備え、
前記開口部の直径を、前記コンタクトホールの直径の１．０５〜１．３倍の範囲内の値とすることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006098100A JP2007273756A (ja) | 2006-03-31 | 2006-03-31 | 半導体装置の製造方法 |
| US11/715,340 US7465663B2 (en) | 2006-03-31 | 2007-03-08 | Semiconductor device fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006098100A JP2007273756A (ja) | 2006-03-31 | 2006-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007273756A true JP2007273756A (ja) | 2007-10-18 |
Family
ID=38676238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006098100A Pending JP2007273756A (ja) | 2006-03-31 | 2006-03-31 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7465663B2 (ja) |
| JP (1) | JP2007273756A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11387185B2 (en) | 2014-04-18 | 2022-07-12 | Sony Group Corporation | Field-effect transistor, method of manufacturing the same, and radio-frequency device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0464220A (ja) * | 1990-07-03 | 1992-02-28 | Sharp Corp | 半導体装置の製造方法 |
| JPH0897370A (ja) * | 1994-09-29 | 1996-04-12 | Sony Corp | 拡散層抵抗の形成方法 |
| JPH08102505A (ja) * | 1994-09-30 | 1996-04-16 | Sony Corp | 半導体装置の製造方法 |
| JPH10270549A (ja) * | 1997-03-24 | 1998-10-09 | Nec Corp | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592415A (en) * | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
| JPH11307633A (ja) * | 1997-11-17 | 1999-11-05 | Sony Corp | 低誘電率膜を有する半導体装置、およびその製造方法 |
| JP2002217292A (ja) * | 2001-01-23 | 2002-08-02 | Hitachi Ltd | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| JP3743513B2 (ja) | 2002-09-26 | 2006-02-08 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
-
2006
- 2006-03-31 JP JP2006098100A patent/JP2007273756A/ja active Pending
-
2007
- 2007-03-08 US US11/715,340 patent/US7465663B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0464220A (ja) * | 1990-07-03 | 1992-02-28 | Sharp Corp | 半導体装置の製造方法 |
| JPH0897370A (ja) * | 1994-09-29 | 1996-04-12 | Sony Corp | 拡散層抵抗の形成方法 |
| JPH08102505A (ja) * | 1994-09-30 | 1996-04-16 | Sony Corp | 半導体装置の製造方法 |
| JPH10270549A (ja) * | 1997-03-24 | 1998-10-09 | Nec Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11387185B2 (en) | 2014-04-18 | 2022-07-12 | Sony Group Corporation | Field-effect transistor, method of manufacturing the same, and radio-frequency device |
| US11810861B2 (en) | 2014-04-18 | 2023-11-07 | Sony Group Corporation | Field-effect transistor, method of manufacturing the same, and radio-frequency device |
Also Published As
| Publication number | Publication date |
|---|---|
| US7465663B2 (en) | 2008-12-16 |
| US20070275524A1 (en) | 2007-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003289100A (ja) | 半導体装置 | |
| JP2000252370A (ja) | 相補型集積回路とその製造方法 | |
| US20030151098A1 (en) | Semiconductor device having dual-gate structure and method of manufacturing the same | |
| JP3205306B2 (ja) | 半導体装置およびその製造方法 | |
| US20080290415A1 (en) | Semiconductor device and method for fabricating the same | |
| US7563698B2 (en) | Method for manufacturing semiconductor device | |
| US7714364B2 (en) | Semiconductor device comprising gate electrode having arsenic and phosphorus | |
| JP2006339558A (ja) | 半導体装置の製造方法 | |
| JP4639524B2 (ja) | 半導体装置の製造方法 | |
| JP2006237425A (ja) | 半導体装置の製造方法 | |
| JP2007273756A (ja) | 半導体装置の製造方法 | |
| JP4804734B2 (ja) | 半導体装置の製造方法 | |
| JP2007305889A (ja) | 半導体装置およびその製造方法 | |
| JP2006093233A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100432789B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH1131667A (ja) | 半導体装置の製造方法 | |
| JP4688832B2 (ja) | 半導体装置及びその製造方法 | |
| JP2005347631A (ja) | 半導体装置の製造方法及び半導体装置。 | |
| JP2007201490A (ja) | 半導体装置 | |
| JP2006114591A (ja) | 半導体装置の製造方法 | |
| JP2005123216A (ja) | 半導体装置及びその製造方法 | |
| JP2009016427A (ja) | Ｃｍｏｓ型半導体集積回路の製造方法 | |
| JP2001358336A (ja) | 半導体装置およびその製造方法 | |
| JP2004349607A (ja) | 半導体装置及びその製造方法 | |
| JP2013069777A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071109 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080730 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081210 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090223 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100216 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100416 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110105 |