JPH11307633A - 低誘電率膜を有する半導体装置、およびその製造方法 - Google Patents

低誘電率膜を有する半導体装置、およびその製造方法

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JPH11307633A
JPH11307633A JP10109983A JP10998398A JPH11307633A JP H11307633 A JPH11307633 A JP H11307633A JP 10109983 A JP10109983 A JP 10109983A JP 10998398 A JP10998398 A JP 10998398A JP H11307633 A JPH11307633 A JP H11307633A
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film
forming
wiring
semiconductor device
wiring layer
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Toshiaki Hasegawa
利昭 長谷川
So Nakayama
創 中山
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Sony Corp
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    • H01L2924/12044—OLED

Abstract

(57)【要約】 【課題】いわゆるダマシン法により配線を形成するにあ
たり、低誘電率有機膜を層間絶縁膜に用いる場合の、有
機膜が従来の無機膜に比して柔らかい、熱伝導性に劣る
などの問題点を解決する半導体装置、および該半導体装
置の製造方法を提供する。 【解決手段】半導体基板上に形成された絶縁膜と、該絶
縁膜の上に形成された比誘電率が３．０以下の誘電体有
機膜と、該誘電体有機膜中に絶縁膜に接する配線膜を有
し、前記配線膜の上面が前記誘電体有機膜の上面よりも
高く形成された半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、低誘電率膜を層間
絶縁膜として用いた半導体装置の形成方法および半導体
装置の構造に関し、特に、０．２５μｍルール以下のデ
バイスプロセスに用いられる多層配線形成技術に関す
る。
【０００２】
【従来の技術】近年の半導体装置の微細化に伴って、配
線の微細化、配線ピッチの縮小化が必要とされている。
また、同時に、低消費電力化および高速化などの要求に
伴い、層間絶縁膜の低誘電率化も要求されている。特に
ロジック系のデバイスでは、微細配線による抵抗上昇、
配線容量の増加がデバイスのスピード劣化につながるた
め、微細でかつ低誘電率膜を層間絶縁膜とした多層配線
が必要不可欠である。
【０００３】しかしながら、配線幅の微細化、ピッチの
縮小化は、配線自体の縦横比を大きくするだけでなく、
配線間のスペースのアスペクト比を大きくし、結果とし
て、縦に細長い微細配線を形成する技術、微細な配線間
を層間膜で埋め込む技術などに負担がかかり、プロセス
を複雑にすると同時にプロセス数の増大を招いている。
【０００４】かかる問題を解決するものとして、従来よ
り、ビアと配線溝をＡｌリフロースパッタで同時に埋め
込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａ
ｌＰｏｌｉｓｈｉｎｇ）法により表面のＡｌを研磨する
いわゆるダマシンプロセスが知られている。
【０００５】このダマシンプロセスは、高アスペクト比
のＡｌ配線をエッチングで形成することも、配線間の狭
隙を層間膜で埋め込む必要もなく、大幅にプロセス数を
減らすことが可能である。このプロセスは、配線アスペ
クト比が高くなるほど、そして配線総数が増大するほ
ど、トータルコストの削減に大きく寄与するようにな
る。また、一方、層間絶縁膜の低誘電率化は、配線間の
容量を低減することが期待される。
【０００６】しかしながら、比誘電率の小さい材料から
なる膜は、従来のデバイスに用いられているシリコン酸
化膜と膜質が大きく異なり、そのプロセス技術は未だ開
発されていない。従って、その実用化が求められてい
る。
【０００７】また、最近になって、比誘電率２．０以下
が期待できる材料として、キセロゲルの半導体装置への
応用が注目されている。
【０００８】本技術に関連するものとして、特開平８−
７０００５号公報には、図２２に示すように、金属リー
ド線９４の信頼性を高める方法として、低誘電率材料９
６中に、熱拡散用ダミーリード線９３を設ける構造が開
示されている。この構造は、基板９２上に、アルミニウ
ム合金等からなる金属リード線９４と、少なくとも金属
リード線９４間に空隙、シリカ・エーロゲル、有機ＳＯ
Ｇ、フッ素酸化シリコン等からなる低誘電率材料９６
と、金属リード線９４及び低誘電率材料９６上にデポジ
ットされた、ＡｌＮ，Ｓｉ3 Ｎ4 とＡｌＮとの積層体等
からなる伝熱性絶縁層９７と、金属リード線９４に近接
したアルミニウム合金等からなるダミーリード線９３と
を有している。
【０００９】この構造は、金属リード線９４からの熱
は、熱を拡散することができるダミーリード線９３、及
び低誘電率材料より熱伝導度が２０％高い、好ましくは
Ｓｉ3Ｎ4 より２０％高い熱伝導度をもつＡｌＮ等の絶
縁材料からなる伝熱性絶縁層９７に移動できるものであ
る。かかる構造とすることにより、線間（又はリード線
間）の配線容量を減少させ、かつ、低誘電率材料の熱伝
導度が低下に伴い、高アスペクト比の金属リード線を用
いる場合に問題となるジュール熱効果による金属リード
線破損等を防止して、信頼性の高い金属リード線を有す
る半導体装置を得ようとするものである。
【００１０】
【発明が解決しようとする課題】上述したダマシン法
は、配線パターンを予め層間絶縁膜に形成しておき、そ
こに金属を埋め込み、ＣＭＰ法により金属を研磨し、配
線を形成するというものである。従来の層間絶縁膜で
は、酸化シリコン膜等の無機材料を用いてきたが、微細
化に伴う容量増大を抑制する目的から、低誘電率の材料
が採用されつつある。低誘電率の材料の多くは有機膜で
あり、有機膜の膜質は、従来の酸化シリコン膜等の無機
膜に比して、その硬さは１／１０〜１／１００であり、
例えば、ダマシンプロセスに必要な硬さが不十分であ
る。
【００１１】比誘電率が小さい物質、特に比誘電率が３
以下の低誘電率膜の多くは有機膜である。有機膜は、従
来の層間絶縁膜に用いられてきたシリコン酸化膜に比べ
柔らかいものが特徴である。例えば、ヤング率で比較す
ると、シリコン酸化物が５〜１０×１０10に対して、有
機膜を構成する樹脂は、０．３〜０．８×１０10と小さ
い。
【００１２】従って、ダマシン法で配線を形成した場
合、有機膜に多くのスクラッチが発生することになる。
スクラッチは、歩留りの低下原因となる。そのために、
一般にはシリコン酸化膜あるいは窒化膜を有機膜上に形
成しているが、これらの膜は、誘電率が有機膜に比べて
高く、配線間の容量が増大してしまうという問題があっ
た。
【００１３】そこで、ダマシンプロセスの際に、酸化シ
リコン膜や窒化シリコン膜を併用するアイデアが提案さ
れている。しかし、それらの膜は、誘電率が高く、有機
膜による低誘電率化の効果を半減させてしまうという問
題がある。
【００１４】また、有機膜は、従来の半導体デバイスに
用いられてきた層間絶縁膜（シリコン酸化膜）に比べ、
熱伝導率が１／１０程度と非常に小さく、素子の熱拡散
に重大な影響を及ぼす。すなわち、デバイスの縮小化に
伴い単位面積あたりの熱発生量は低下するが、放熱のた
めの経路の熱伝導率が下がってきている。従って、放熱
経路を考慮したデバイス構造が所望されている。
【００１５】さらに、キセロゲルは、シリカゲルという
名称で乾燥剤等に使用される等、一般に広く知られた材
料であるが、半導体装置への応用には、様々な信頼性に
対する要求があり、現状では半導体装置へ適用するのは
困難である。すなわち、キセロゲルは、その体積の５０
〜９０％が気泡であり、機械的強度、熱伝導性、耐熱
性、耐湿性、層間密着性等に問題がある。従って、かか
る問題を解決しつつ、低比誘電率のキセロゲルを応用し
たデバイス構造が所望されている。
【００１６】そこで、本発明は、低誘電率膜を層間絶縁
膜として用いた半導体装置及びその製造方法を提供する
ことを目的とする。
【００１７】
【課題を解決するための手段】本発明者らは、前記問題
点に鑑み、低誘電率膜として有機膜、または有機膜及び
キセロゲルを含有する膜を層間絶縁膜として用いた半導
体装置をダマシン法で形成する方法および半導体装置、
及び該半導体装置の製造方法を考案した。
【００１８】すなわち、本発明は、半導体基板上に絶縁
膜を介して比誘電率が３．０以下の誘電体膜と、該誘電
体膜中に絶縁膜に接する配線層を有する構造の半導体装
置において、前記配線層の上面が前記誘電体膜の上面よ
りも高いことを特徴とする半導体装置である。
【００１９】また、本発明は、半導体基板上に絶縁膜を
形成する工程と、該絶縁膜の上に比誘電率が３．０以下
の誘電体膜を形成する工程と、該誘電体膜の上に無機膜
を形成する工程と、前記誘電体膜に配線層を形成するた
めのパターンを形成する工程と、前記配線層を全面に形
成する工程と、前記配線層を研磨する工程と、前記無機
膜を除去する工程とを有する半導体装置の製造方法であ
る。
【００２０】前記本発明の半導体装置及びその製造方法
において、前記誘電体膜は、好ましくは、環状フッ素樹
脂、ポリ四フッ化エチレン、ポリフッ化エチレンプロピ
レン、四フッ化エチレン−パーフロロアルコキシエチレ
ン共重合体、ポリフッ化ビニリデン、ポリ三フッ化塩化
エチレン、フッ化アリールエーテル樹脂、フッ化ポリイ
ミド、ベンゾシクロブテンポリマー（ＢＣＢ）、ポリイ
ミド、アモルファスカーボン、モノメチルトリヒドロキ
シシラン縮合物（有機ＳＯＧ）、分子中に化４１、
【００２１】
【化４１】
【００２２】で表される繰り返し単位構造を有す高分
子、分子中に化４２、
【００２３】
【化４２】
【００２４】で表される繰り返し単位構造を有する高分
子、分子中に化４３、
【００２５】
【化４３】
【００２６】で表される繰り返し単位構造を有する高分
子、または分子中に化４４、
【化４４】
【００２７】からなる群から選ばれる１種または２種以
上の高分子からなる有機膜である。
【００２８】その他、上記低誘電率膜の材料として、商
品名、アモルファステフロン、サイトップ、ＦＬＡＲＥ
等の商品名で市販されているものを用いることができ
る。
【００２９】前記本発明の半導体装置は、好ましくは、
配線パターンに対して、少なくとも３倍ピッチ以上の配
線間隔の部分に、より好ましくは、全ての配線間隔が１
ミクロン以下になるようにダミーの配線を有する。
【００３０】前記本発明の半導体装置は、好ましくは、
前記誘電体膜上に、キセロゲルを含有する層間絶縁膜を
有し、より好ましくは、前記キセロゲルを含有する層間
絶縁膜上に、シランカップリング剤を含有する層を有す
る。
【００３１】前記本発明の半導体装置は、好ましくは、
前記ダミーの配線の下の絶縁膜中で、且つ、下層導電層
と接続していないダミーの接続孔をさらに有する。
【００３２】前記下層導電層としては、半導体基板に設
けられた不純物拡散領域または下層配線層を挙げること
ができる。
【００３３】前記本発明の半導体装置の製造方法におい
て、前記無機膜は、好ましくは、酸化シリコン膜、フッ
化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、
シラノール縮合物（無機ＳＯＧ）膜、リンドープ酸化シ
リコン膜、ボロンドープ酸化シリコン膜およびボロン・
リンドープ酸化シリコン膜からなる群から選ばれる１種
または２種以上からなる膜である。
【００３４】前記本発明の半導体装置の製造方法におい
て、好ましくは、配線パターンに対して、少なくとも３
倍ピッチ以上の配線間隔の部分に、より好ましくは、全
ての配線間隔が１ミクロン以下になるように、ダミーの
配線を形成する工程を有する。
【００３５】前記ダミーの配線を形成する工程は、好ま
しくは、配線パターン及び配線パターンに対して、少な
くとも３倍ピッチ以上の配線間隔の部分に、より好まし
くは、全ての配線間隔が１ミクロン以下になるようにダ
ミーの配線パターンを同時に形成する工程である。
【００３６】前記配線層を研磨する工程は、ＣＭＰ法に
より研磨する工程であるのが好ましい。
【００３７】上記したように、本発明は、比誘電率の低
い有機膜あるいはキセロゲルを用いた半導体装置をダマ
シン法で形成する方法及び半導体装置構造に関するもの
である。
【００３８】ダマシン法は、配線パターンを予め層間絶
縁膜に形成しておき、そこに金属を埋め込み、ＣＭＰ
（化学的機械的研磨）法により、金属を研磨し、配線層
を形成するものである。
【００３９】従来の層間絶縁膜には、酸化シリコン膜な
どの固い材料を用いていた。しかし、半導体装置の微細
化に伴う容量増大を抑制する目的から、有機膜が低誘電
率材料として採用されつつある。
【００４０】しかし、有機膜の材質は、酸化シリコン膜
等の無機膜などと大きく異なり、例えば、ダマシンプロ
セスに必要な固さが不十分である。その値は、１／１０
〜１／１００と言われている。そこで、本発明では、有
機膜上に無機膜を形成した後に、配線層を有機膜中にダ
マシン法により形成し、無機膜を除去する方法を考案し
た。
【００４１】その一方で、有機膜は、熱伝導率が低いた
めに、デバイス動作時に発生する放熱が問題となってき
た。そこで、本発明では、配線形成プロセスにおいて、
放熱経路、すなわち、ダミーの配線層を有機膜中にダマ
シン法により形成する半導体装置の製造方法を考案し
た。
【００４２】また、本発明では、下層導電層と上層配線
とを接続する接続孔（ビアホール）形成時に、ダミー配
線の下に、下層導電層と接続しないダミーの接続孔を形
成することによって、放熱効果をさらに高める構造を提
案している。
【００４３】さらに、本発明では、低誘電率膜として注
目されているキセロゲル膜の配線形成プロセスへの適用
を考案した。キセロゲル膜は、低誘電率膜であるが、機
械的強度、熱伝導性、密着性、耐水性等が、従来の層間
絶縁膜に比して劣る。そこで、本発明では、キセロゲル
の適用箇所をできるだけ絞り、低誘電率膜と無機絶縁膜
を組み合わせることにより、低誘電率膜の奏する効果を
損なうことなく、配線間の容量を低減する構造を考案し
た。すなわち、キセロゲルを最も配線容量が大きくなる
部分に用い、それ以外の場所には有機膜無機低誘電率膜
を用いるものである。
【００４４】さらにまた、本発明は、キセロゲル膜が層
間密着性に劣ることに鑑み、キセロゲル膜の下及び／又
は上にシランカップリング剤から形成される膜を設ける
ことも提案している。
【００４５】本発明によれば、層間絶縁膜を比誘電率が
３．０以下の誘電体膜（以下、「低誘電率膜」ともい
う。）としたため、配線間容量の増大が大幅に抑制され
た微細な半導体装置を製造することができる。
【００４６】また、放熱のためのダミーの配線層を、配
線パターンに対して、少なくとも３倍ピッチ以上の配線
間隔の部分に設ける場合には、熱伝導率の小さい低誘電
率膜を使用することによる熱拡散効率の低下を効果的に
防止することができる。
【００４７】前記ダミーの配線層の下にダミーの接続孔
を設ける場合には、さらに熱拡散効率を上げることがで
きる。
【００４８】さらに、本発明によれば、配線層の周囲
（配線層の左右）、好ましくは、配線間隔が標準ピッチ
の３倍以下の箇所には、比誘電率が極めて小さなキロセ
ゲルを含有する膜を用い、かつ、配線間の接続孔の周囲
（配線層の上下）には、低誘電率膜を使用することによ
って、キセロゲル膜の欠点を補いつつ、配線容量を大幅
に縮小することによって、信頼性の高い微細構造を有す
る半導体装置を歩留りよく製造することができる。
【００４９】また、キセロゲルを含有する膜の上下に
は、シランカップリング剤からなる層を設けることによ
って、層間密着性に優れた半導体装置を製造することが
できる。
【００５０】
【発明の実施の形態】以下、本発明を詳細に説明する。
本発明の半導体装置は、半導体基板として、トランジス
タ、配線パターン等が形成されたｎ型若しくはｐ型不純
物が注入されたシリコン半導体基板を用いることができ
る。
【００５１】本発明において、前記半導体基板上には絶
縁膜が設けられる。該絶縁膜としては、例えば、酸化シ
リコン膜を用いることができる。前記絶縁膜は、例え
ば、熱酸化による方法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング
法等により形成することができ、膜厚は３００〜７００
ｎｍ程度が好ましい。
【００５２】該絶縁膜の上には、低誘電率膜が形成され
る。該低誘電率膜は、比誘電率が３．０以下のものが好
ましい。前記低誘電率膜としては、前記列記した比誘電
率が３．０以下の誘電体膜、キセロゲルを含有する膜等
ものを使用することができる。
【００５３】前記誘電体膜は、例えば、高分子の前駆体
をスピンコーターで成膜し、３００〜５００℃で焼成す
ることにより形成することができる。また、アモルファ
スカーボン等の材料の場合は、アセチレン、必要に応じ
てフルオロカーボンガスを用いて、プラズマＣＶＤ装置
を用いて形成することができる。前記有機膜の膜厚は、
通常、３００〜７００ｎｍが好ましい。また、 前記キ
セロゲルを含有する膜は、例えば、スピンコート法で製
膜することができる。
【００５４】本発明においては、前記有機膜上に、キセ
ロゲルを含有する膜を形成するのが好ましい。キセロゲ
ルとは、乾燥した状態にあるゲルをいい、例えば、シリ
カゲルを例示することができる。より具体的には、ナノ
グラス社が開発した、商品名Nonoporous Silica があ
り、ポーラスシリカの１種である。本発明は特にこれに
限定されることなく、芳香族等の比較的高分子のアルキ
ル基を有するシラノール樹脂を塗布し、それをゲル化さ
せ、シランカップリング剤あるいは水素化処理を用いて
疎水処理等を行って形成したものであれば、どんなキセ
ロゲルでもよい。キセロゲルは、比誘電率が２．０以下
となることが期待できる材料であり、配線間の容量を大
幅に低減することができる。
【００５５】本発明において、キセロゲルを含有する膜
を、前記低誘電体膜上、好ましくは、該低誘電体膜上で
あって、少なくとも配線間隔が３倍ピッチ以下の領域に
形成する。そして、好ましくは、キセロゲルを含有する
膜を配線層の左右に埋め込むように形成するのが好まし
い。
【００５６】また、特に、複数の配線層を有する半導体
装置においては、前記比誘電率が３．０以下の誘電体膜
中に、配線間を接続するための接続孔を有する構造とす
ることが好ましい。
【００５７】半導体装置をこのような構成とすることに
よって、キセロゲルを含有する膜の適用箇所をできるだ
け絞り、低誘電率の有機膜とキセロゲルを含有する膜を
組み合わせることによって、キセロゲル膜の上記欠点を
補いつつ、かつ、低誘電率膜の効果を損なうことなく、
配線間の容量を低減することが可能となる。
【００５８】また、本発明においては、キセロゲルを含
有する膜は層間密着性に乏しい。従って、層間密着性を
高めるために、前記キセロゲルを含有する膜の上に、シ
ランカップリング剤を含有する膜を形成するのも好まし
い。該シランカップリング剤は、例えば、一般式ＲＳｉ
Ｘ3 あるいはＲＲ’ＳｉＸ2 （Ｒ及びＲ’はアルキル
基、アルコキシアルキル基等を表し、Ｘはハロゲン原子
を表す。）で表される珪素化合物を例示することができ
る。該珪素化合物は、分子中に疎水性部分（ＲやＲ’）
と極性部分（Ｘ）とを有し、疎水性の有機膜と極性を有
するキセロゲルを含有する無機膜との層間密着性を高
め、剥がれを防止する役割を果たす。
【００５９】前記シランカップリング剤は、例えば、ス
ピンコート法で塗布し、製膜することができる。
【００６０】次に、前記誘電体膜、キセロゲルを含有す
る膜あるいはシランカップリング剤を含有する膜の上
に、無機膜を形成する。該無機膜としては、酸化シリコ
ン膜、フッ化シリコン膜、酸化窒化シリコン膜、シラノ
ール縮合物（無機ＳＯＧ）膜、リンドープ酸化シリコン
膜、ボロンドープ酸化シリコン膜、ボロン・リンドープ
酸化シリコン膜等を例示することができる。
【００６１】前記無機膜の形成は、通常、プラズマＣＶ
Ｄ法によるが、還元雰囲気で行う必要がある。酸化雰囲
気下でＣＶＤを行うと、有機膜が酸化され、膜の剥がれ
などの現象を生じるため好ましくない。例えば、酸化シ
リコン膜の場合、プラズマＣＶＤ装置を用いて、シラン
ガスおよびＮ2 Ｏガスの雰囲気下で、温度３００〜５０
０℃で成膜することができる。
【００６２】前記無機膜を堆積後、レジスト膜を形成し
て配線をパターニングし、フォトエッチングにより、最
上層の無機膜、シランカップリング剤を含有する膜、キ
セロゲルを含有する膜および有機膜を、例えば、一般的
なマグネトロン方式のエッチング装置を用いてエッチン
グを行う。エッチングは、例えば、酸化シリコン等の無
機膜の場合は、エッチングガスとして、Ｃ2 Ｆ6 ，Ｃ
Ｏ、アルゴンおよび酸素ガスを使用して行うことができ
る。
【００６３】また、有機膜の場合には、エッチングガス
として、例えば、ＣＨＦ3 と酸素ガスを用いて、−１０
℃程度の低温で行うことができる。この場合、上層の無
機膜は低誘電率膜をエッチングする際のマスクにもなっ
ている。また、有機膜をエッチングする条件では、レジ
スト膜もエッチングされる。
【００６４】次に、いわゆるダマシン法により配線層を
形成する。配線層材料としては、アルミニウム、銅、
金、タングステンおよびこれらの合金からなる群から選
ばれる一種以上を例示することができる。配線材料は、
例えば、スパッタリング法あるいはＣＶＤ法により形成
することができる。
【００６５】続いて、ＣＭＰ法により、余分な金属膜を
研磨する。研磨に使用することのできる研磨剤として
は、例えば、アルミナ、二酸化マンガン、シリカ系スラ
リー、式Ｗx Ｏy で表される酸化タングテン、酸化セシ
ウム、酸化ジルコニウム、酸化シリコン等を挙げること
ができ、かかる研磨剤には、所望により過酸化水素、水
酸化カリウム、アンモニア等が混合される。
【００６６】完全に金属を研磨したのち、無機膜に入り
込んだスクラッチを除去するために、ＣＭＰ法により５
０ｎｍ程度の無機膜を研磨する。
【００６７】次いで、例えば、フッ素源としてＣ
2 Ｆ6 ，ＣＯおよびアルゴンガスを使用して、無機膜、
シランカップリング剤を含有する膜及びキセロゲンルを
含有する膜のエッチングを行う。この条件では、有機膜
はほとんどエッチングされない。
【００６８】以上のような操作を行うと、キセロゲルを
含有する膜を用いない場合には、配線層の上面は前記誘
電体膜の上面よりも高くなる構造が得られる。配線層の
上面は前記誘電体膜の上面よりも高くなるのは、最後に
無機膜をエッチングにより除去するためである。
【００６９】本発明においては、さらに配線パターンに
対して少なくとも３倍ピッチ以上の配線間隔の部分に、
より好ましくは、配線間隔が１ミクロン以下になるよう
に、ダミーの配線パターンが形成されるのが好ましい。
【００７０】半導体装置の配線パターンに対して３倍ピ
ッチ以上の間隔の部分がある場合には、熱伝導度の小さ
な有機膜、有機膜及びキセロゲルを含有する膜を使用す
るため、動作時に生じる熱の放出経路がないので、微細
構造を有する半導体装置に誤差動等を生じるので好まし
くないからである。
【００７１】一方、３倍ピッチ以下の間隔にダミー配線
を設けることも可能であるが、配線構造が微細になり、
ダミー配線を設ける効果に乏しくなる。
【００７２】ここで、前記ピッチとは、配線の設計にお
けるある配線の中心ととなりの配線の中心との距離をい
う。半導体装置は、あるピッチで配線層を形成するが、
半導体装置の他の部分では、この配線間の距離が３倍ピ
ッチ以上あいている箇所がある。一般に、有機膜及びキ
セロゲルを含有する膜は、従来、層間絶縁膜として用い
られてきた酸化シリコン膜に比べて、熱伝導率が１／１
０程度と非常に小さい。本発明は、かかる熱拡散のため
に、配線パターンに対して少なくとも３倍ピッチ以上の
配線間隔の部分に、ダミーの配線パターンを形成するも
のである。
【００７３】このダミー配線パターンは、上述した配線
のパターニングの際に、ダミーのための配線のパターニ
ングを同時に行い、通常の配線の形成と同様にして形成
することが、製造工程上好ましい。
【００７４】次に、前記基板を洗浄したのち、多層配線
の場合には、第２の誘電膜を２００〜４００ｎｍの膜厚
で形成する。この誘電膜としては、例えば、酸化シリコ
ン膜、窒化シリコン膜の他、前述した材料からなる有機
膜、キセロゲルを含有する膜等を挙げることができる
が、半導体の容量を小さくするために、有機膜及びキセ
ロゲルを含有する膜を使用するのが好ましい。
【００７５】次いで、上記と同様にして第２の配線層を
形成したのち、以上の操作を繰り返し、最後に上層をパ
ッシベーション膜で被覆することにより、配線加工が完
了する。
【００７６】以上のようにして製造される本発明の半導
体装置の製造方法は、多層配線構造を有する半導体装置
の製造に特に好ましく適用することができる。
【００７７】次に、本発明の半導体装置、および該半導
体装置の製造方法を、発明の実施形態の説明により、更
に詳細に説明する。
【００７８】第１実施形態 図１に本発明の半導体装置の一実施形態の断面図を示
す。この半導体装置は、２層の配線構造を有するｎチャ
ネルＭＯＳ型トランジスタである。
【００７９】この半導体装置は、ｐ型シリコン半導体基
板１上に、トレンチ法により形成した酸化シリコン膜２
からなるアイソレーション領域に、図示しないｎ型不純
物がイオン注入されたソース領域とドレイン領域を有す
る。そして、該半導体基板の上にゲート酸化膜３を介し
て中央部にポリシリコンからなるゲート電極４が設けら
れ、ゲート電極は、図示しないゲートと接続している。
さらにその上には、比誘電率が３．０以下の低誘電率膜
からなる層間絶縁膜５が設けられている。
【００８０】そして、さらにその上には、アルミニウム
からなる配線層６が設けられる。該配線層は、便宜上、
図面で区別していない通常の配線層と放熱のためのダミ
ーの配線層とからなっている。このダミー配線層は、配
線パターンに対して、少なくとも３倍ピッチ以上の配線
間隔の部分に形成される。そして、前記配線層は、コン
タクトホール７を介して、ソース領域とドレイン領域と
に接続している。
【００８１】この半導体装置では、該配線層の上層の高
さは、酸化膜を除去するため前記低誘電率膜５の上層の
高さよりわずかに高く形成されている。
【００８２】そして、前記低誘電率膜５の上には、第２
層目の配線層８が設けられている。さらに、これらの上
部には窒化珪素からなる２層目の低誘電率膜９が設けら
れ、さらに、ビアコンタクトホール１０を介して、第３
層目の配線層１１が設けられている。そして、その上に
パッシベーション膜１２が形成された構造を有してい
る。
【００８３】本実施形態の半導体装置は、層間絶縁膜に
比誘電率が３．０以下の誘電体膜を用いているため、配
線間容量の増大が抑制された微細な多層構造を有する半
導体装置となっている。
【００８４】また、放熱のためのダミーの配線層を、配
線パターンに対して、少なくとも３倍ピッチ以上の配線
間隔の部分に設けることによって、熱伝導率の小さい低
誘電率膜を使用することによる熱拡散効率の低下を効果
的に防止することができる。
【００８５】第２実施形態 本発明の第２実施形態は、本発明の半導体装置であるＣ
ＭＯＳ集積回路の製造方法である。
【００８６】先ず、リンをドープしたｎ型シリコン半導
体基板１３上に、熱酸化法により酸化シリコン膜１４を
形成する。次いで、フォトレジスト１５を使用して、酸
化シリコン膜１４上にｐウェル１６の領域となるパター
ンを形成し、イオン注入法により、ホウ素をシリコン基
板内に打ち込みを行い（図２（ａ））、その後、図２
（ｂ）に示すように、レジスト膜１５を除去する。
【００８７】次に、図２（ｃ）に示すように、例えば、
ＣＶＤ法により全面に窒化シリコン膜１７を堆積し、フ
ォトレジストで、素子分離領域を形成した後、フォトレ
ジストの開孔部の窒化シリコン膜１７をエッチングによ
り除去して開孔する。
【００８８】次いで、図３（ｄ）に示すように、選択的
酸化法（ＬＯＣＯＳ法）により、厚い酸化膜１９を選択
的に形成する。
【００８９】続いて、図３（ｅ）に示すように、マクス
として使用した窒化シリコン膜１７とその下の酸化シリ
コン膜１４をエッチングにより除去し、新たな酸化シリ
コン膜２０を形成し、さらにその上に、例えば、ＣＶＤ
法により、ポリシリコン膜を成長形成し、素子分離のパ
ターニングと同様な方法により、ゲート電極２１を形成
する。
【００９０】さらに、ｐウェル形成と同様な方法で、イ
オン注入法により、ｐウェル領域１６には砒素（ｎ＋）
を、ｐウェル領域以外にはホウ素（ｐ＋）をシリコン基
板中に打ち込み、熱拡散によりｎ＋領域２３とｐ＋領域
２２とを形成する。
【００９１】そして、図３（ｆ）に示すように、トラン
ジスタ等の素子の形を形成した後、その上に膜厚５００
ｎｍ程度の厚い比誘電率が３．０以下の誘電体膜２４を
形成する。該誘電体膜の形成は、例えば、前駆体をスピ
ンコーターで基板上に成膜し、その後、３００〜４５０
℃で焼成することにより行うことができる。また、誘電
体膜がアモルファスカーボン等の場合には、アセチレ
ン、必要に応じてフルオロカーボンガスを使用して、プ
ラズマＣＶＤ装置を用いて成膜し、３００〜４５０℃で
焼成することにより行うことができる。
【００９２】次に、図４（ｇ）に示すように、前記有機
膜の上に、例えば、無機膜として酸化シリコン膜２５を
形成したのち、レジスト膜２６を成膜して、各々の素子
と金属配線とを接続するためのコンタクトホールを形成
するためのパターニングを行う。前記酸化シリコン膜２
５は、例えば、プラズマＣＶＤ装置により、シランガス
５０ｓｃｃｍ、Ｎ2 Ｏガス１０００ｓｃｃｍの還元的雰
囲気下で、プラズマパワー５００Ｗ、圧力１０Ｔｏｒ
ｒ、温度３５０℃で成膜することができる。
【００９３】その後、図４（ｈ）に示すように、コンタ
クトホール２７を開孔する。コンタクトホールは、例え
ば、一般的なマグネトロン方式のエッチング装置を用い
て、最上層の酸化シリコン膜２５、その下層の有機膜２
４をそれぞれエッチングすることにより形成する。エッ
チングの条件は、例えば、低誘電率膜の場合は、ＣＨＦ
3 （５ｓｃｃｍ）、酸素（５０ｓｃｃｍ）、Ｈｅ（２０
０ｓｃｃｍ）ガスを用い、ＲＦプラズマ５００Ｗ、−１
０℃という低温であり、酸化シリコン膜の場合は、例え
ば、Ｃ2 Ｆ6 （１４ｓｃｃｍ）、ＣＯ（１８０ｓｃｃ
ｍ）、Ａｒ（２４０ｓｃｃｍ）、Ｏ2 （６ｓｃｃｍ）ガ
スを用いて、ＲＦプラズマ１５００Ｗである。この場
合、上層の酸化シリコン膜２５は、低誘電率膜をエッチ
ングする際のマスクの役割も果たしている。
【００９４】次いで、図５（ｉ）に示すように、ダマシ
ン法により配線２８を形成する。すなわち、配線材料と
して、例えば、銅をスパッタリング装置あるいはＣＶＤ
装置により全面に堆積させ、続いて、ＣＭＰ法により、
余分な金属を、例えば、アルミナを用いて研磨する。こ
れは、完全に余分な金属を除去するためと、酸化シリコ
ン膜に入り込んだスクラッチを除去するためである。そ
の後、酸化シリコン膜を、一般的なマグネトロン方式の
エッチング装置を用いてエッチングした。このときの条
件は、例えば、Ｃ2 Ｆ6 （１４ｓｃｃｍ）、ＣＯ（１８
０ｓｃｃｍ）、Ａｒ（２４０ｓｃｃｍ）である。この条
件では、誘電体膜２４はほとんどエッチングされない。
【００９５】以上のようにして形成される金属配線層２
８の上面は、酸化膜２５を除去するため、誘電体膜より
も高く形成されることになる。
【００９６】次に、図５（ｊ）に示すように、基板表面
を洗浄した後、パッシベーション膜として、酸化シリコ
ン膜２９を３００ｎｍ形成する。ウェーハプロセスの完
了後、マウンティング・ボンディングプロセスを施すこ
とにより、所望の半導体装置を製造することができる。
【００９７】以上説明したように、本実施形態によれ
ば、低誘電率膜を使用する、配線間容量の増大が抑えら
れた微細構造の半導体装置を効率よく製造することがで
きる。
【００９８】第３実施形態 本発明の第３の実施形態は、パッシベーション膜として
低誘電率膜を使用する半導体装置の製造方法である。
【００９９】図６（ａ）は、図示しないトランジスタ、
配線パターン等が形成されたシリコン半導体基板３０上
に、膜厚５００ｎｍで酸化シリコン膜３１を形成し、さ
らにその上に膜厚５００ｎｍで比誘電率が３．０以下の
低誘電率膜３２、及び膜厚１００ｎｍで、無機膜として
酸化シリコン膜３３を成膜した状態図である。
【０１００】該低誘電率膜３２は、第２実施形態と同様
にして成膜することができる。酸化シリコン膜３３は、
第２実施形態の場合と同様にして、プラズマＣＶＤ法に
より、還元雰囲気下で行う。例えば、シランガス５０ｓ
ｃｃｍ、Ｎ2 Ｏガス１０００ｓｃｃｍ、プラズマパワー
５００Ｗ、圧力１０Ｔｏｒｒ、温度３５０℃の条件で行
うことができる。
【０１０１】次いで、図６（ｂ）に示すように、配線パ
ターンをレジスト３４をマスクにパターニングし、図７
（ｃ）に示すように、一般的なマグネトロン方式のエッ
チング装置を用いて、最上層の酸化シリコン膜３３およ
びその下層の有機膜３２をエッチングする。例えば、低
誘電率膜の場合は、ＣＨＦ3 （５ｓｃｃｍ）、酸素（５
０ｓｃｃｍ）、Ｈｅ（２００ｓｃｃｍ）ガスを用い、Ｒ
Ｆプラズマ５００Ｗ、−１０℃という低温でエッチング
を行うことができる。また、酸化シリコン膜の場合は、
例えば、Ｃ2 Ｆ6 （１４ｓｃｃｍ）、ＣＯ（１８０ｓｃ
ｃｍ）、Ａｒ（２４０ｓｃｃｍ）、Ｏ2 （６ｓｃｃｍ）
ガスを用いて、ＲＦプラズマ１５００Ｗでエッチングす
ることができる。この場合、上層の酸化シリコン膜３３
は、低誘電率膜３２をエッチングする際のマスクの役割
も果たしている。
【０１０２】次に、配線材料として、例えば、銅をスパ
ッタリング装置あるいはＣＶＤ装置により堆積させる
（図７（ｄ））。続いて、ＣＭＰ法により、余分な金属
を、例えば、アルミナを用いて研磨する。これは、完全
に余分な金属を除去するためと、酸化シリコン膜に入り
込んだスクラッチを除去するためである。
【０１０３】その後、酸化シリコン膜３３を一般的なマ
グネトロン方式のエッチング装置を用いてエッチングす
る。このときのエッチングの条件は、例えば、Ｃ2 Ｆ6
（１４ｓｃｃｍ）、ＣＯ（１８０ｓｃｃｍ）、Ａｒ（２
４０ｓｃｃｍ）である。この条件では、低誘電率膜３２
はほとんどエッチングされない。
【０１０４】以上のようにして形成される金属配線３５
の上面は、図８（ｅ）に示すように有機層３２の上面よ
りも高く形成される。
【０１０５】次に、図８（ｆ）に示すように、基板表面
を洗浄した後、パッシベーション膜として、第２の低誘
電率膜３６を第１の低誘電率膜と同様にして膜厚３００
ｎｍで形成する。
【０１０６】最後に、ウェーハプロセスの完了後、マウ
ンティング・ボンディングプロセスを施すことにより、
所望の半導体装置を製造することができる。
【０１０７】以上説明したように、本実施形態によれ
ば、低誘電率膜を使用する微細構造の半導体装置を効率
よく製造することができる。また、本実施形態により製
造される半導体装置は、パッシベーション膜として、第
１の低誘電率膜と同様にして第２の低誘電率膜を用いる
ことにより、配線間の容量の小さい半導体装置を得るこ
とができる。
【０１０８】第４実施形態 第４の実施形態は、２層の配線構造を有し、かつ、ダミ
ー配線４２を有する半導体装置の製造例である。
【０１０９】放熱経路としてのダミーの配線が設けられ
る以外は、第３実施形態の前掲図８（ｆ）までの状態と
同様の工程を経ることにより得ることができる構造の断
面図を図９に示す。
【０１１０】すなわち、先ず、図示しないトランジス
タ、配線パターン等が形成されたシリコン半導体基板３
７上に、膜厚５００ｎｍで酸化シリコン膜３８を形成
し、その上に、膜厚５００ｎｍで比誘電率が３．０以下
の低誘電率膜３９、銅からなる配線４０および第２の低
誘電率リコン膜４１を成膜する。
【０１１１】ダミー配線４２は、ＣＭＰ法により金属配
線を形成したのち、ダミーパターンをレジストをマスク
にエッチングすることにより形成する。このとき、配線
ピッチが最小ピッチの３倍以上あるところに、ダミーパ
ターンを挿入し、配線間隔が少なくとも１ミクロン以上
の箇所をなくす。配線ダミーの挿入は、配線アスペクト
比と、最小配線ピッチ（絶対値）に依存する。例えば、
アスペクト比２、最小配線ピッチが０．５ミクロンの場
合、最小配線間隔はおよそ０．２５ミクロンなので、
０．７５ミクロン以上の配線間隔を少なくとも確保し、
１ミクロン以上の配線間隔を無くすようにダミー配線を
形成するのが好ましい。その後、第２の低誘電率膜４１
を第１の低誘電率膜の形成と同様にして形成することに
より、図９（ａ）に示す状態を得る。
【０１１２】次いで、図１０（ｂ）に示すように、レジ
スト膜４３を全面に堆積させた後、第１層目の配線と第
２層目の配線とを接続するコンタクトホール４４形成の
ためのパターニングを行い、図１０（ｃ）に示す様に該
コンタクトホール４４にタングステン等の金属を埋め込
む。
【０１１３】次に、図１１（ｄ）に示すように、全面に
窒化シリコンからなる無機膜４５を、例えば、ＣＶＤ法
により膜厚１００ｎｍで成膜し、図１１（ｅ）に示すよ
うに、レジスト４６により第２の配線のパターニングを
行う。次いで、図１２（ｆ）に示すように、配線パター
ンをフォトエッチングにより形成する。
【０１１４】そして、図１２（ｇ）に示すように、全面
に、配線材料としてアルミニウム４７を真空蒸着法によ
り全面に堆積させ、図１３（ｈ）に示すように、ＣＭＰ
法により前述したのと同様にして第２の配線層４８を形
成する。
【０１１５】以上のようにして形成される第２の金属配
線４８の上面は、第２の有機層４０の上面よりも高く形
成される。
【０１１６】次いで、図１３（ｉ）に示すように、基板
表面を洗浄した後、パッシベーション膜として酸化シリ
コン膜を、例えば、ＣＶＤ法により膜厚５００ｎｍで形
成する。
【０１１７】最後に、ウェーハプロセスの完了後、マウ
ンティング・ボンディングプロセスを施すことにより、
所望の半導体装置を製造することができる。
【０１１８】以上説明したように、本実施形態によれ
ば、低誘電率膜を使用する微細構造の信頼性の極めて高
い半導体装置を効率よく製造することができる。
【０１１９】本実施形態により製造される半導体装置
は、層間絶縁膜として低誘電率膜を使用しているので、
半導体装置の配線間の容量を大幅に減少させることがで
きる。
【０１２０】また、ダミー配線を配線ピッチが最小ピッ
チの３倍以上あるところに、ダミーパターンを挿入し、
配線間隔が少なくとも１ミクロン以上の箇所をなくよう
にしているので、熱伝導率の低い有機膜を使用する場合
であっても、半導体装置の内部で発生する熱を外部に放
出することができるので、発熱による故障がない信頼性
の高い半導体装置である。
【０１２１】第５実施形態 本発明の第５実施形態は、２層構造を有する半導体装置
であって、配線層間（左右）の層間絶縁膜としてキセロ
ゲルを含有する膜を用い、配線層間（上下）に比誘電率
が３．０以下の誘電体膜を使用した半導体装置の製造例
である。本実施形態により製造される半導体装置の主要
工程断面図を図１４及び図１５に示す。なお、以下の図
においては、便宜上、素子分離膜、電極等は図示を省略
している。
【０１２２】先ず、図示しないトランジスタ、配線パタ
ーン等が形成されたシリコン基板５０上に、シリコン酸
化膜、シリコン窒化酸化膜、シリコン窒化膜等の絶縁膜
５１を形成する。シリコン酸化膜は、例えば、スピンコ
ート法を用い、市販の無機ＳＯＧ（シラノール又はシラ
ノールを含むポリマーを主成分とするもの）を、約５０
ｎｍの膜厚で形成する。この際、スピンコート後は、１
５０〜２００℃で１分程度のベークを行い、キュアを３
５０〜４５０℃で３０分から１時間行う。シリコン酸化
膜は、プラズマ装置を用いてプラズマＣＶＤ法により形
成することもできるが、銅配線を酸化させるのを極力防
止するために、酸化剤としてＮ2 Ｏガスを用い、シリコ
ン源として、モノシラン、ジシラン、トリシラン等のシ
ラン類を用いることが好ましい。プラズマＣＶＤ法によ
る場合は、基板温度３００〜４００℃、プラズマパワー
３５０Ｗ、圧力１ｋＰａ程度の条件で成膜することがで
きる。
【０１２３】シリコン窒化酸化膜の場合は、アミノ基を
有する市販の無機ＳＯＧをスピンコート法で成膜するこ
とができるが、好ましくは、プラズマＣＶＤ法を用いて
成膜する。使用するガスとして、例えば、シリコンソー
スとして、モノシラン、ジシラン、トリシラン等のシラ
ン類を用い、窒化剤として、例えば、アンモニア、ヒド
ラジン等を、酸化剤として、Ｎ2 Ｏガスを、キャリアガ
スとして、窒素、ヘリウム、アルゴン等をそれぞれ用
い、基板温度を３００〜４００℃、プラズマパワー３５
０Ｗ、圧力１ｋＰａ程度の温度で成膜することができ
る。
【０１２４】シリコン窒化膜の場合も同様に、アミノ基
を有する市販の無機ＳＯＧをスピンコート法で成膜する
ことができるが、好ましくは、プラズマＣＶＤ法を用い
て成膜する。使用するガスとしては、シリコンソースと
して、モノシラン、ジシラン、トリシラン等のシラン類
を用い、窒化剤として、アンモニア、ヒドラジン等を、
キャリアガスとして、窒素、ヘリウム、アルゴン等をそ
れぞれ用い、基板温度を３００〜４００℃、プラズマパ
ワー３５０Ｗ、圧力１ｋＰａ程度の温度で成膜すること
ができる。
【０１２５】次いで、全面に図示しないレジスト膜を成
膜後、所定のパターニングを行い、フォトエッチング法
にてコンタクトホールを開孔し、タングステン等の金属
を埋め込むことにより、コンタクトプラグ５２を形成す
る。
【０１２６】次に、低誘電率膜５３を、膜厚３００〜８
００ｎｍ程度で成膜することにより、図１４（ａ）に示
す状態図を得る。前記低誘電率膜５３は、比誘電率が
３．０以下の絶縁膜であれば特に制限はない。例えば、
低誘電率膜やキセロゲルを含有する膜を挙げることがで
きる。その他低誘電率膜としては、前記列記したものを
用いることができる。
【０１２７】次いで、例えば、窒化シリコン、シリコン
カップリング剤等からなる無機膜５６を、例えば、ＣＶ
Ｄ法により膜厚１００ｎｍで全面に成膜し、図示しない
レジスト膜により第１の配線のパターニングを行い、配
線パターンをフォトエッチングにより形成する。この際
のエッチングは、例えば、市販のエッチング装置で、Ｃ
2 Ｆ6 （１４ｓｃｃｍ），ＣＯ（１８０ｓｃｃｍ），Ａ
ｒ（２４０ｓｃｃｍ）ガスを用いて、ＲＦプラズマ１５
００Ｗで行うことができる。
【０１２８】続いて、図１４（ｂ）に示すように、全面
に、配線材料としてアルミニウム、銅、銅合金、タング
ステン等の金属を真空蒸着法等により堆積させ、ＣＭＰ
法により第１の配線層５４を形成する。この際、前記無
機膜５６は、完全に除去されるのが好ましいが、実際の
製造上は、図１４（ｂ）に示すように基板上に残存して
いてもよい。
【０１２９】次いで、図１４（ｃ）に示すように。全面
に低誘電率膜５７を膜厚８００ｎｍ程度で成膜する。成
膜は、例えば、前駆体をスピンコーターで成膜し、その
後、３００〜４５０℃でキュア（焼成）することにより
行うことができる。前記低誘電率膜の材料としては、比
誘電率が３．０以下のものが好ましく、例えば、前記列
記したもの用いることができる。
【０１３０】なお、アモルファスカーボン等の材料を用
いる場合は、アセチレン、必要に応じてフルオロカーボ
ンガスを用い、プラズマＣＶＤ装置を用いて形成するこ
とができる。この場合にも、３００℃〜４５０℃でキュ
アを行う。
【０１３１】次いで、図示しないレジスト膜を全面に成
膜した後、所定のパターニングを行い、フォトエッチン
グにより第２の接続孔を第１配線層まで開口したのち、
タングステン等の金属を埋め込むことにより、ビアコン
タクトプラグ５８を形成する（図１５（ｄ））。
【０１３２】次に、図１５（ｅ）に示すように、全面
に、キセロゲルを含有する膜５９を、例えば、膜厚５０
０ｎｍ程度で形成する。キセロゲルとしては、例えば、
ナノグラス社が開発したNonoporous Silica （商品名）
を用いることができる。Nonoporous Silica （商品名）
は、ポーラスシリカの一つであるが、本実施形態では、
これに限定されることなく、芳香族等の比較的高分子の
アルキル基を有するシラノール樹脂をウェーハ上に塗布
し、それをゲル化させ、シランカップリング剤または水
素化処理により疎水処理を行って形成されたものであっ
てもよい。
【０１３３】なお、この場合、キセロゲルを含有する膜
は、特に層間密着性に乏しいので、前記低誘電率膜上
に、前記列記したようなシランカップリング剤を、剥離
防止のために予め塗布しておくのが好ましい。シランカ
ップリオング剤としては、一般式：ＲＳｉＸ3 ，ＲＲ’
ＳｉＸ2 （式中、Ｒ，Ｒ’は、アルキル基を表し、Ｘは
ハロゲン原子を表す。）で表されるアルキルシラン類を
例示することができる。
【０１３４】次いで、図示しないレジスト膜を全面に成
膜後、所定のパターニングを行い、フォトエッチング法
により、配線層のための溝を形成する。この際のエッチ
ングは、例えば、市販のエッチング装置で、Ｃ2 Ｆ
6 （１４ｓｃｃｍ），ＣＯ（１８０ｓｃｃｍ），Ａｒ
（２４０ｓｃｃｍ）ガスを用いて、ＲＦプラズマ１５０
０Ｗで行うことができる。続いて、図１５（ｅ）に示す
ように、全面に、配線材料としてアルミニウム、銅、銅
合金、タングステン等の金属を真空蒸着法等により堆積
させたのち、図示しない無機膜を堆積させ、例えば、シ
リカ系スラリーを用いたＣＭＰ法により第２の配線層６
０を形成する。この際、無機膜としては、第１の配線層
を形成する際に列記したのと同様のものを使用すること
ができる。なお、無機膜は、完全に除去されるのが好ま
しいが、実際の製造では基板上に残存していてもよい。
【０１３５】最後に、図１５（ｆ）に示すように、全面
に酸化シリコン膜等の絶縁膜６１をパッシベーション膜
として形成して、配線層の形成工程が終了する。
【０１３６】本実施形態では、配線層の周囲（配線層の
左右）、好ましくは、配線間隔が標準ピッチの３倍以下
の箇所には、比誘電率が極めて小さなキロセゲルを含有
する膜を用い、かつ、配線間の接続孔の周囲（配線層の
上下）には、比誘電率が３．０以下の誘電体膜を使用し
ている。従って、キセロゲル膜の機械的強度、熱伝導
性、耐熱性、耐湿性、層間密着性に乏しいという欠点を
補いつつ、配線容量を大幅に縮小することによって、信
頼性の高い微細構造を有する半導体装置を歩留りよく製
造することができる。
【０１３７】また、キセロゲルを含有する膜の上下に
は、シランカップリング剤からなる層を設けることによ
って、層間密着性に優れた半導体装置を製造することが
できる。
【０１３８】さらに、放熱のためのダミーの配線を設け
ているので、半導体装置全体の発熱が少なく、温度上昇
による誤作動の少ない信頼性の高い半導体装置である。
【０１３９】第６実施形態 本実施形態では、層間絶縁膜として低誘電率有機膜を用
い、放熱経路としてダミーの配線層およびダミーの接続
孔（ダミーのコンタクトホール）を形成する例である。
【０１４０】先ず、図１６（ａ）に示すように、図示し
ないトランジスタ等の能動素子、素子分離膜６３で構成
されたシリコン半導体基板６２上に下層層間絶縁膜６４
を形成する。
【０１４１】その後、図１６（ｂ）に示すように、全面
にレジスト膜６５を成膜し、コンタクトプラグ（接続
孔）６６およびダミーのコンタクトプラグ６７の形成の
ためのパターニングを行う。ダミーのコンタクトホール
は、層間絶縁膜６３上で上層に形成するダミーの配線の
下部に形成するのが製造上好ましい。また、コンタクト
ピッチは、最小ピッチになっていることが好ましい。最
小ピッチにすることにより、熱伝導性が向上し、熱拡散
効率を高めることができる。
【０１４２】また、トランジスタ、素子分離膜、下層層
間絶縁膜、コンタクトプラグ等の形成は、公知の技術を
利用することができる。下層層間絶縁膜としては、例え
ば、酸化シリコン膜、リン、あるいはリン及びホウ素が
不純物としてドーピングされた酸化シリコン膜を形成す
ることができる。また、コンタクトプラグ（６６，６
７）の形成にはタングステン等の導電性物質を埋め込む
ことにより形成することがでできる。以上のようにし
て、図１６（ｃ）に示す状態を得る。
【０１４３】次いで、図１７（ｄ）に示すように、低誘
電率膜６８を全面に形成した後、該低誘電率膜６８上
に、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコ
ン膜あるいは窒化膜系の無機膜６９を、例えば、膜厚１
００ｎｍ程度で成膜する。
【０１４４】なお、この成膜は、通常、プラズマＣＶＤ
（Ｃｈｅｍｉｃａｌ ＶａｐｏｕｒＤｅｐｏｓｉｔｉｏ
ｎ）法が用いられるが、還元雰囲気下で行うのが好まし
い。酸化雰囲気でＣＶＤ法を用いる場合には、低誘電体
有機膜が酸化され、膜剥がれ等の好ましくない現象をひ
き起こすおそれがある。
【０１４５】エッチングの条件として、酸化シリコン膜
を成膜する場合には、例えば、プラズマＣＶＤ装置を用
い、シランガス５０ｓｃｃｍ、Ｎ2 Ｏガス１００ｓｃｃ
ｍ、プラズマパワー５００Ｗ、圧力１０Ｔｏｒｒ、温度
３５０℃の条件で行うことができる。
【０１４６】次に、図１７（ｅ）に示すように、全面に
レジスト膜７０を成膜し、配線及びダミーの配線を形成
するためのパターニングを行う。ダミーの配線のパター
ニングは、好ましくは、少なくとも３倍ピッチ以上の配
線間隔の部分、より好ましくは、３倍ピッチ以上の配線
間隔の部分であって、全ての配線間隔が１ミクロン以下
になるように行う。
【０１４７】なお、この場合、配線のパターニングとダ
ミーの配線のパターニングを必ずしも同時に行う必要は
ない。
【０１４８】次いで、一般的なマグネトロン方式のエッ
チング装置を用いて、最上層の酸化シリコン膜６９及び
その下層の低誘電体膜６８をエッチングする。エッチン
グは、例えば、酸化シリコン膜のエッチングの場合は、
例えば、Ｃ2 Ｆ6 （１４ｓｃｃｍ）、ＣＯ（１８０ｓｃ
ｃｍ）、Ａｒ（２４０ｓｃｃｍ）、Ｏ2 （６ｓｃｃｍ）
ガスを用いて、ＲＦプラズマ１５００Ｗで行うことがで
きる。また、低誘電体膜のエッチングの場合は、ＣＨＦ
3 （５ｓｃｃｍ）、酸素（５０ｓｃｃｍ）、Ｈｅ（２０
０ｓｃｃｍ）ガスを用い、ＲＦプラズマパワー５００
Ｗ、−１０℃の条件で行うことができる。
【０１４９】上記エッチングにおいては、上層の酸化シ
リコン膜６９は、低誘電体膜６８をエッチングする際の
マスクの役割も果たしている。すなわち、低誘電体膜を
エッチングする条件では、レジスト膜７０も同時にエッ
チングされる。なお、本実施形態では、酸化シリコン膜
を用いるが、その他、ＴｉＮ、ＴｉＯＮ、ＴａＮ、Ｔａ
Ｏ、ＴａＯＮ、ＷＮ、Ｗ、Ｔｉ等の金属系材料を使用す
ることもできる。
【０１５０】次に、図１７（ｆ）に示すように、ダマシ
ン法により、配線層７１及びダミーーの配線層７２を形
成する。以上のようにして形成される配線層７１及びダ
ミーの配線層７２の上面は、低誘電率膜６８の上面より
も高く形成されている。
【０１５１】すなわち、配線層の形成は、スパッタリン
グ装置あるいはＣＶＤ装置を用いて、配線材料（金属）
として、例えば、銅を全面に堆積させ、続いて、ＣＭＰ
法により、余分な金属膜を研磨した後、再度のＣＭＰ法
により、５０ｎｍ程度の無機膜（酸化シリコン膜）６９
を研磨することにより行われる。この研磨は、完全に金
属を除去するためと、酸化シリコン膜に入ったスクラッ
チを除去するために行われるものである。
【０１５２】次いで、酸化シリコン膜６９を、一般的な
マグネトロン方式のエッチング装置を用いてエッチング
する。このときの条件としては、例えば、Ｃ2 Ｆ6 （１
４ｓｃｃｍ）、ＣＯ（１８０ｓｃｃｍ）、Ａｒ（２４０
ｓｃｃｍ）を用いることができる。こういった条件で
は、誘電体有機膜はほとんどエッチングされない。な
お、装置性能よりも、信頼性を重視する場合には、この
酸化シリコン膜の除去工程を省略することができる。
【０１５３】以上のようにして得られる配線構造は、ダ
ミーの配線層の他に、ダミーの配線層に接続するダミー
のコンタクトプラグを有しているので、更に放熱効果が
高められている。従って、信頼性の極めて高い配線構造
を有する半導体装置である。
【０１５４】第７実施形態 本実施形態では、２層の配線構造を有し、ダミーの配線
層及びダミーの接続孔（ダミーのビアコンタクトホール
及びダミーのビアコンタクトホール）を有する半導体装
置の製造例である。
【０１５５】先ず、前記第６実施形態と同様にして、前
掲図１７（ｇ）に示す状態を得る。次に、前記配線層７
１及びダミーの配線層７２上に、膜厚１００ｎｍ以下の
薄い窒化シリコン膜、酸化シリコン膜あるいは窒化酸化
シリコン膜等の図示しない無機膜を形成した。この膜
は、ビアコンタクトホール開口時にエッチングストッパ
ー層として用いるため、できるだけ薄い方が望ましい。
本実施形態では、例えば、窒化シリコン膜を膜厚１０ｎ
ｍで形成する。
【０１５６】次いで、図１８（ｈ）に示すように、第２
の導電体膜７３を全面に形成する。本実施形態では、こ
の低誘電体膜７３として、前記列記したもののほか、比
較的誘電率の高い、有機ＳＯＧ膜、シリコンフッ化酸化
膜等を使用することも可能である。この第２の低誘電体
膜７３は、一般に市販されているＣＶＤ装置あるいはＳ
ＯＧコーター装置を用い、公知の技術を用いて形成する
ことができる。
【０１５７】次に、前記第２の低誘電体膜７３上に、シ
リコン酸化膜、窒化酸化シリコン膜あるいは窒化シリコ
ン膜等の無機膜７４を成膜する。これらの膜は、一般的
には、ＣＶＤ装置を用いて成膜することができるが、Ｓ
ＯＧコーター、蒸着、スパッタ装置を用いることもでき
る。この無機膜７４は、配線層をパターニング後のエッ
チングした際のストッパーとして作用する。
【０１５８】次いで、全面にレジスト膜７５を成膜した
後、ビアコンタクト及びダミーのビアコンタクト形成の
ためのパターニングを行う。このとき、ダミーのビアコ
ンタクトホールの形成は、上下にダミーの配線が形成さ
れるところに、最小ピッチで行うのが好ましい。
【０１５９】次に、無機膜７４及び第２の低誘電率膜７
３をエッチングすることにより、ビアコンタクトホール
及びダミーのビアコンタクトホールを形成することによ
り、図１８（ｈ）に示す状態図を得る。無機膜７４及び
第２の低誘電率膜７３のエッチングは、前述した無機膜
及び低誘電率膜のエッチング条件と同様にして行うこと
ができる。その際には、レジスト膜７５も同時にエッチ
ング除去される。
【０１６０】その後、銅等の金属配線材料を前記ビアコ
ンタクホール及びダミーのビアコンタクトホールに埋め
込むことにより、ビアコンタクトプラグ７４及びダミー
のビアコンタクトプラグ７５を形成することにより、図
１８（ｊ）に示す状態図を得る。
【０１６１】次いで、全面に第３の低誘電率膜７８を形
成する。形成方法は、前記第２の低誘電体膜と同様であ
る。さらに、前記第３の低誘電体膜７８上に、シリコン
酸化膜、窒化酸化シリコン膜あるいは窒化シリコン膜等
の無機膜７９を成膜することにより、図１９（ｋ）に示
す状態図を得る。これらの膜は、一般的には、ＣＶＤ装
置を用いて成膜することができるが、ＳＯＧコーター、
蒸着、スパッタ装置を用いることもできる。この無機膜
７９は、配線層をＣＭＰ法により研磨するときのストッ
パーとして作用する。
【０１６２】次に、図１９（ｌ）に示すように、全面に
レジスト膜８０を成膜後、配線層及びダミーの配線層形
成のためのパターニングを行う。ダミーの配線層のパタ
ーニングは、配線間隔が最小ピッチ以上のところに形成
するのが望ましい。ダミーパターンを設計最小寸法で形
成した場合に、ダミーの配線層と配線層との間隔が最小
ピッチ以上にするためである。なお、性能を重視する場
合においては、その間隔を最小間隔よりも２倍以上にし
ておくのがより好ましい。配線間隔を２倍以上にするこ
とにより、配線間の容量をおよそ半分にすることができ
るからである。
【０１６３】次いで、一般的なマグネトロン方式のエッ
チング装置を用いて、最上層の無機膜７７、およびその
下層の第３の低誘電体膜７８をエッチングする。このエ
ッチングは、例えば、低誘電体膜の場合は、ＣＨＦ
3 （５ｓｃｃｍ）、Ｏ2 （５０ｓｃｃｍ）、Ｈｅ（２０
０ｓｃｃｍ）ガスを用い、ＲＦプラズマ５００Ｗ、−１
０℃で行うことができる。また、無機膜（酸化シリコン
膜）の場合は、例えば、Ｃ2 Ｆ6 （１４ｓｃｃｍ）、Ｃ
Ｏ（１８０ｓｃｃｍ）、Ａｒ（２４０ｓｃｃｍ）、Ｏ2
（６ｓｃｃｍ）ガスを用いて、ＲＦプラズマ１５００Ｗ
でエッチングを行うことができる。
【０１６４】この場合、上層の無機膜７９は、第３の低
誘電体膜７８をエッチングする際のマスクにもなってい
る。すなわち、第３の低誘電体膜をエッチングする条件
では、レジスト膜８０も同時にエッチングされる。な
お、本実施形態では、酸化シリコン膜等の無機膜を用い
ているが、ＴｉＮ、ＴｉＯＮ、ＴａＮ、ＴａＯ、ＴａＯ
Ｎ、ＷＮ、Ｗ、Ｔｉ等の他の金属膜を用いることもでき
る。
【０１６５】また、このときダミーのコンタクトのパタ
ーニングを行わず、配線層を形成した後、ダミーのコン
タクトホール形成のためのパターニングを行って、そこ
に、熱伝導性の高い、酸化シリコン膜、窒化シリコン
膜、窒化酸化シリコン膜等を形成することもできる。
【０１６６】次に、ダマシン法により配線層８１及びダ
ミーの配線層８２を形成する。すなわち、配線材料（金
属）として、例えば、銅をスパッタ装置あるいはＣＶＤ
装置で形成し、続いて、ＣＭＰ法により余分な金属膜を
研磨する。最後に、再度のＣＭＰ法により、５０ｎｍ程
度の無機膜７９を研磨する。無機膜を再度研磨するの
は、完全に余分な金属を除去することと、無機膜（酸化
シリコン膜等）に入ったスクラッチを除去するためであ
る。
【０１６７】以上の様にして、図２０（ｍ）に示すよう
な２層の配線層、ダミーの配線層、接続孔及びダミーの
接続孔を有する多層配線構造を形成することができる。
このとき、配線層８１及びダミーの配線層８２の上面の
高さは、第３の低誘電率膜７８の上面の高さよりも高く
形成されている。
【０１６８】なお、以上の操作を繰り返すことにより、
３層以上の多層配線構造も同様にして形成することがで
きる。
【０１６９】以上のようにして得られる配線構造は、ダ
ミーの配線層の他に、ダミーのコンタクトプラグを有し
ているので、更に放熱効果が高められている。従って、
信頼性の高い多層配線構造を有する半導体装置を得るこ
とができる。
【０１７０】なお、上記実施形態では、配線層あるいは
接続孔（コンタクトホールまたはビアコンタクトホー
ル）形成のためのパターニングと同時にダミーの配線層
あるいはダミーの接続孔形成のためのパターニングを同
時に行う例を示した。本発明においては、配線層あるい
は接続孔を形成した後に、ダミーの配線層あるいはダミ
ーの接続孔を形成することを行うことも可能である。
【０１７１】例えば、配線層を形成した後にダミーの配
線層を形成するには、次のように行うことができる。先
ず、図２１（ａ）に示すように、接続プラグ８５及び配
線層８４を形成した構造を得たのち、図２１（ｂ）に示
すように、酸化シリコン膜等の無機膜８９を全面に成膜
した後、レジスト膜８９を成膜し、ダミーの配線層形成
のためのパターニングを行う。
【０１７２】その後、一般的なマグネトロン方式のエッ
チング装置を用いて、前記無機膜８９を、例えば、Ｃ2
Ｆ6 （１４ｓｃｃｍ）、ＣＯ（１８０ｓｃｃｍ）、Ａｒ
（２４０ｓｃｃｍ）、Ｏ2 （６ｓｃｃｍ）ガスを用い
て、ＲＦプラズマ１５００ｗでエッチングする。また、
前記誘電体膜（誘電体有機膜）８６を、ＣＨＦ3 （５ｓ
ｃｃｍ）、Ｏ2 （５０ｓｃｃｍ）、Ｈｅ（２００ｓｃｃ
ｍ）ガスを用い、ＲＦプラズマ５００Ｗ、−１０℃でエ
ッチングする。
【０１７３】その後、ダミーパターンを、ＣＶＤまたは
ＳＯＧコーターを用い、酸化シリコン膜、窒化シリコン
膜あるいは窒化酸化シリコン膜を形成して埋め込む。酸
化シリコン膜、窒化シリコン膜あるいは窒化酸化シリコ
ン膜は、熱伝導性に優れている。次いで、絶縁膜研磨用
のＣＭＰ装置を用いて、シリカ系スラリーあるいは酸化
セリウムスラリーを用いて研磨し、図２１（ｃ）に示す
構造を得る。この場合も配線層８４及びダミーの配線層
９０の上面は、低誘電率膜８６の上面よりも、無機膜８
８の高さ分だけ高く形成される。
【０１７４】なお、本実施形態では、低誘電率膜として
誘電体有機膜を使用しているが、キセロゲルを使用する
場合にも、本発明の所期の効果を奏する構造を得ること
ができる。その際のエッチング条件としては、前記無機
膜のエッチング条件と同様である。
【０１７５】
【発明の効果】以上説明したように、本発明の半導体装
置は、層間絶縁膜を比誘電率が３．０以下の誘電体膜を
用いるため、配線間容量の増大が大幅に抑制された微細
な半導体装置である。
【０１７６】また、放熱のためのダミーの配線層を、配
線パターンに対して、少なくとも３倍ピッチ以上の配線
間隔の部分に設けることによって、熱伝導率の小さい低
誘電率膜を使用することによる熱拡散効率の低下を効果
的に防止することができるものである。
【０１７７】また、ダミーの接続プラグ（コンタクトプ
ラグ及びビアコンタクトプラグ）をダミーの配線層の下
に設ける場合には、熱伝導率の小さい低誘電率膜を使用
することによる熱拡散効率の低下をより効果的に防止す
ることができる。
【０１７８】さらに、本発明によれば、配線層の周囲
（配線層の左右）、好ましくは、配線間隔が標準ピッチ
の３倍以下の箇所には、比誘電率が極めて小さなキロセ
ゲルを含有する膜を用い、かつ、配線間の接続孔の周囲
（配線層の上下）には、低誘電率膜を使用することによ
って、キセロゲル膜の欠点を補いつつ、配線容量を大幅
に縮小することによって、信頼性の高い微細構造を有す
る半導体装置を歩留りよく製造することができる。
【０１７９】また、キセロゲルを含有する膜の上下に
は、シランカップリング剤からなる層を設けることによ
って、層間密着性に優れた半導体装置を製造することが
できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施態様を示す断面図
である。
【図２】第２の実施形態における主要工程断面図であ
る。（ａ）は、シリコン半導体基板上に酸化シリコン膜
を形成した図であり、（ｂ）は、ｐウェル領域を形成し
た図であり、（ｃ）は、ｐウェル領域を形成した後、素
子分離領域形成のためのパターニングを行った図であ
る。
【図３】第２の実施形態における主要工程断面図であ
る。（ｄ）は、素子分離領域形成のためのパターニング
を行った後、ＬＯＣＯＳ法により、素子分離膜を形成し
た図であり、（ｅ）は、酸化シリコン膜を形成した後、
ゲート電極を形成し、ｎ＋領域とｐ＋領域を形成した図
であり、（ｆ）は、ｎ＋領域とｐ＋領域を形成した後、
全面に低誘電率膜を形成した図である。
【図４】第２の実施形態における主要工程断面図であ
る。（ｇ）は、全面に低誘電率膜を形成した後、酸化シ
リコン膜を形成し、配線層形成のためのパターニングを
行った図であり、（ｈ）は、配線層形成のためのパター
ニングを行った後、フォトエッチングにて配線溝とコン
タクトホールを形成した図である。
【図５】第２の実施形態における主要工程断面図であ
る。（ｉ）は、配線層形成のためのパターニングを行っ
た後、フォトエッチングにて配線溝とコンタクトホール
を形成した後、アルミニウムを全面に堆積させ、ＣＭＰ
法により配線を形成した図であり、（ｊ）は、配線を形
成した後、全面にパッシベーション膜を形成した図であ
る。
【図６】第３の実施形態における主要工程断面図であ
る。（ａ）は、シリコン半導体基板上に、酸化シリコン
膜を形成し、その上に低誘電率膜を形成し、さらにその
上に酸化シリコン膜を形成した図であり、（ｂ）は、酸
化シリコン膜を形成した後、レジストにて配線のための
パターニングを行った図である。
【図７】第３の実施形態における主要工程断面図であ
る。（ｃ）は、配線のためのパターニングを行った後、
フォトエッチングにてコンタクトホールを形成した図で
あり、（ｄ）は、コンタクトホールを形成した後、全面
に銅を堆積した図である。
【図８】第３の実施形態における主要工程断面図であ
る。（ｅ）は、銅を堆積した後、ＣＭＰ法により配線層
を形成した図であり、（ｆ）は、パッシベーション膜と
して低誘電率膜を形成した図である。
【図９】第４の実施形態における主要工程断面図であ
る。（ａ）は、シリコン半導体基板上に酸化シリコン膜
を形成し、低誘電率膜を形成したのち、配線とダミー配
線を形成し、第２の低誘電率膜を形成した図である。
【図１０】第４の実施形態における主要工程断面図であ
る。（ｂ）は、第２の低誘電率膜を形成した後、レジス
トを用いて、フォトエッチング法によりコンタクトホー
ルを形成した図であり、（ｃ）は、コンタクトホールを
形成した後、該コンタクトホールに金属（Ｗ）を埋め込
んだ図である。
【図１１】第４の実施形態における主要工程断面図であ
る。（ｄ）は、コンタクトホールに金属（Ｗ）を埋め込
んだ後、全面に窒化シリコン膜を形成した図であり、
（ｅ）は、窒化シリコン膜を形成した後、レジストを用
いて、第２の配線層を形成するためのパターニングを行
った図である。
【図１２】第４の実施形態における主要工程断面図であ
る。（ｆ）は、第２の配線層を形成するためのパターニ
ングを行った後、フォトエッチングにより、第２の配線
層を形成した図であり、（ｇ）は、第２の配線層を形成
した後、全面にアルミニウム膜を形成した図である。
【図１３】第４の実施形態における主要工程断面図であ
る。（ｈ）は、全面にアルミニウム膜を形成した後、Ｃ
ＭＰ法により、第２の金属配線を形成した図であり、
（ｉ）は、第２の金属配線を形成した後、パッシベーシ
ョン膜を形成した図であ。
【図１４】第５の実施形態における主要工程断面図であ
る。（ａ）は、半導体基板上にコンタクトプラグを形成
した後、低誘電率膜を形成した図であり、（ｂ）は、さ
らに第１の配線層を形成し、その上に無機膜を形成した
図であり、（ｃ）は、第２の低誘電率膜を形成したずで
ある。
【図１５】第５の実施形態での製造工程を示す断面図で
ある。（ｄ）は、第２の低誘電率膜（有機膜）中に第２
の接続孔を形成した図であり、（ｅ）は、キセロゲルを
含有する膜を形成後、第２の配線層を形成した図であ
り、（ｆ）は、パッシベーション膜を形成した図であ
る。
【図１６】第６の実施形態での製造工程を示す断面図で
ある。（ａ）は、半導体基板上に、素子分離膜を形成
し、層間絶縁膜を形成した図であり、（ｂ）は、全面に
レジスト膜を成膜し、コンタクトホール及びダミーのコ
ンタクトホールを形成するためのパターニングを行った
図であり、（ｃ）は、金属材料を埋め込んで、コンタク
トプラグ及びダミーのコンタクトプラグを形成した図で
ある。
【図１７】第６の実施形態での製造工程を示す断面図で
ある。（ｄ）は、さらに低誘電率有機膜を形成し、その
上に無機膜を成膜した図であり、（ｅ）は、全面にレジ
スト膜を成膜した後、第１の配線層及びダミーの配線層
を形成するためのパターニングを行った図であり、
（ｆ）は、第１の配線層を形成した図である。
【図１８】第６の実施形態での製造工程を示す断面図で
ある。（ｇ）は、さらに第２の低誘電率膜を形成後、
（ｈ）は、さらに無機膜を形成後、全面にレジスト膜を
成膜後、ビアコンタクトホール及びダミーのビアコンタ
クトホール形成のためのパターニングを行った図であ
り、（ｉ）は、ビアコンタクトプラグ及びダミーのビア
コンタクトプラグを形成した図である。
【図１９】第６の実施形態での製造工程を示す断面図で
ある。（ｋ）は、さらに第３の低誘電率膜を形成し、そ
の上に無機膜を形成した図であり、（ｌ）は、レジスト
膜を成膜した後、第２の配線層及びダミーの配線層を形
成するためのパターニングを行った図である。
【図２０】第６の実施形態での製造工程を示す断面図で
ある。（ｍ）は、第２の配線層及びダミーの配線層を形
成した図である。
【図２１】第６の実施形態での製造工程を示す断面図で
ある。（ａ）は、第１の配線層を形成した図であり、
（ｂ）は、さらに無機膜を形成した後、全面にレジスト
膜を成膜し、ダミーの配線層を形成するためのパターニ
ングを行った図であり、（ｃ）は、ダミーの配線層を形
成した図である。
【図２２】ダミーリード線を有する従来の金属リード線
を有する半導体装置の断面図である。
【符号の説明】
１，１３，３０，３７，５０，６２，８１，８７…半導
体基板、２，１９，６３，８２…素子分離膜、３…ゲー
ト絶縁膜、４，２１…ゲート電極、５，９，２４，２
９，３２，３６，３９，４１，５３，５７，６８，７
３，７８，９４…低誘電率膜、６，８，１１，２８，３
５，４０，４８，５４，６０，７１，８１，８５，９１
…配線層、７，１０，２７，４４，５２，５８，６６，
７６，８４…コンタクトホール、１２，４９，６１…パ
ッシベーション膜、１４，２０，２５，３１，３３，３
８…酸化シリコン膜、１５，１８，２６，３４，４３，
４６，６５，７０，７５，８０，８９…レジスト膜、１
６…ｐウェル、１７，４５…窒化シリコン膜、２２…ｐ
＋領域、２３…ｎ＋領域、４２，７２，８２，９０…ダ
ミーの配線層、４７…アルミニウム膜、５１…絶縁膜、
５９…キセロゲルを含有する膜、３’，６４，８３…層
間絶縁膜、６７，７７，８５…ダミーのコンタクトホー
ル、６９，７４，７９…無機膜、９２…基板、９３…ダ
ミーリード線、９４…金属リード線、９５…伝熱層、９
６…低誘電率材料、９７…伝熱性絶縁層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｃ０８Ｇ 73/10 Ｈ０１Ｌ 21/90 Ａ 21/95

Claims (78)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上に形成された絶縁膜と、 該絶縁膜の上に形成された比誘電率が３．０以下の誘電
    体膜と、 該誘電体膜中に前記絶縁膜に接する配線層とを有し、 前記配線層の上面が前記誘電体膜の上面よりも高く形成
    されている、 半導体装置。
  2. 【請求項２】前記誘電体膜は、環状フッ素樹脂、ポリ四
    フッ化エチレン、ポリフッ化エチレンプロピレン、四フ
    ッ化エチレン−パーフロロアルコキシエチレン共重合
    体、ポリフッ化ビニリデン、ポリ三フッ化塩化エチレ
    ン、フッ化アリールエーテル樹脂、フッ化ポリイミド、
    ベンゾシクロブテンポリマー（ＢＣＢ）、ポリイミド、
    アモルファスカーボン、モノメチルトリヒドロキシシラ
    ン縮合物（有機ＳＯＧ）、分子中に化１、 【化１】 で表される繰り返し単位構造を有す高分子、分子中に化
    ２、 【化２】 で表される繰り返し単位構造を有する高分子、分子中に
    化３、 【化３】 で表される繰り返し単位構造を有する高分子、または分
    子中に化４、 【化４】 で表される繰り返し単位構造を有する高分子からなる群
    から選ばれる１種または２種以上の高分子を含有する膜
    である、 請求項１記載の半導体装置。
  3. 【請求項３】配線パターンに対して少なくとも３倍ピッ
    チ以上の配線間隔部分の前記誘電体膜中に、ダミーの配
    線を有する、 請求項１記載の半導体装置。
  4. 【請求項４】前記ダミーの配線は、少なくとも３倍ピッ
    チ以上の配線間隔の部分に、全ての配線間隔が１ミクロ
    ン以下になるように形成されている、 請求項３記載の半導体装置。
  5. 【請求項５】前記ダミーの配線の下の絶縁膜中に、下層
    導電層と接続していないダミーの接続孔を有する、 請求項３記載の半導体装置。
  6. 【請求項６】前記下層導電層は、半導体基板に設けられ
    た不純物拡散領域である、 請求項５記載の半導体装置。
  7. 【請求項７】前記下層導電層は、下層配線層である、 請求項５記載の半導体装置。
  8. 【請求項８】前記配線層は、アルミニウム、銅、金、タ
    ングステンおよびこれらの合金からなる群から選ばれる
    １種または２種以上からなる層である、 請求項１記載の半導体装置。
  9. 【請求項９】半導体基板上に形成された絶縁膜と、 該絶縁膜の上にキセロゲルを含有する膜と、 該キセロゲルを含有する膜中に前記絶縁膜に接する配線
    層とを有する、 半導体装置。
  10. 【請求項１０】前記配線層の上面が前記誘電体膜の上面
    よりも高く形成されている、 請求項９記載の半導体装置。
  11. 【請求項１１】配線パターンに対して、少なくとも３倍
    ピッチ以上の配線間隔部分の前記キセロゲルを含有する
    膜中に、ダミーの配線を有する、 請求項９記載の半導体装置。
  12. 【請求項１２】前記ダミーの配線は、少なくとも３倍ピ
    ッチ以上の配線間隔の部分に、全ての配線間隔が１ミク
    ロン以下になるように形成されている、 請求項９記載の半導体装置。
  13. 【請求項１３】前記ダミーの配線の下の絶縁膜中で、且
    つ、下層導電層と接続していないダミーの接続孔を有す
    る、 請求項１１記載の半導体装置。
  14. 【請求項１４】前記下層導電層は、半導体基板に設けら
    れた不純物拡散領域である、 請求項１３記載の半導体装置。
  15. 【請求項１５】前記下層導電層は、下層配線層である、 請求項１３記載の半導体装置。
  16. 【請求項１６】前記配線層は、アルミニウム、銅、金、
    タングステンおよびこれらの合金からなる群から選ばれ
    る一種以上からなる膜である、 請求項９記載の半導体装置。
  17. 【請求項１７】前記キセロゲルを含有する膜上又は下
    に、シランカップリング剤を含有する膜を有する、 請求項９記載の半導体装置。
  18. 【請求項１８】前記キセロゲルを含有する膜は、配線パ
    ターンに対して少なくとも３倍ピッチ以下の配線間隔部
    分の前記絶縁膜の上に形成されている、 請求項９記載の半導体装置。
  19. 【請求項１９】半導体基板上に形成された絶縁膜と、 該第１の絶縁膜上に、比誘電率が３．０以下の第１の誘
    電体膜と、 該誘電体膜上に、キセロゲルを含有する膜と、 該キセロゲルを含有する膜上に、比誘電率が３．０以下
    の第２の誘電体膜と、 前記キセロゲルを含有する膜中に前記絶縁膜に接する配
    線層を有する、 半導体装置。
  20. 【請求項２０】前記配線層の上面が前記誘電体膜の上面
    よりも高く形成されている、 請求項１９記載の半導体装置。
  21. 【請求項２１】前記比誘電率が３．０以下の第１の誘電
    体膜は、 環状フッ素樹脂、ポリ四フッ化エチレン、ポリフッ化エ
    チレンプロピレン、四フッ化エチレン−パーフロロアル
    コキシエチレン共重合体、ポリフッ化ビニリデン、ポリ
    三フッ化塩化エチレン、フッ化アリールエーテル樹脂、
    フッ化ポリイミド、ベンゾシクロブテンポリマー（ＢＣ
    Ｂ）、ポリイミド、アモルファスカーボン、モノメチル
    トリヒドロキシシラン縮合物（有機ＳＯＧ）、分子中に
    化５、 【化５】 で表される繰り返し単位構造を有す高分子、分子中に化
    ６、 【化６】 で表される繰り返し単位構造を有する高分子、分子中に
    化７、 【化７】 で表される繰り返し単位構造を有する高分子、分子中に
    化８、 【化８】 で表される繰り返し単位構造を有する高分子およびキセ
    ロゲルからなる群から選ばれる１種または２種以上を含
    有する膜である、 請求項１９記載の半導体装置。
  22. 【請求項２２】前記比誘電率が３．０以下の第２の誘電
    体膜は、 環状フッ素樹脂、ポリ四フッ化エチレン、ポリフッ化エ
    チレンプロピレン、四フッ化エチレン−パーフロロアル
    コキシエチレン共重合体、ポリフッ化ビニリデン、ポリ
    三フッ化塩化エチレン、フッ化アリールエーテル樹脂、
    フッ化ポリイミド、ベンゾシクロブテンポリマー（ＢＣ
    Ｂ）、ポリイミド、アモルファスカーボン、モノメチル
    トリヒドロキシシラン縮合物（有機ＳＯＧ）、分子中に
    化９、 【化９】 で表される繰り返し単位構造を有す高分子、分子中に化
    １０、 【化１０】 で表される繰り返し単位構造を有する高分子、分子中に
    化１１、 【化１１】 で表される繰り返し単位構造を有する高分子、及び分子
    中に化１２、 【化１２】 で表される繰り返し単位構造を有する高分子からなる群
    から選ばれる１種または２種以上の高分子を含有する有
    機膜である、 請求項１９記載の半導体装置。
  23. 【請求項２３】前記比誘電率が３．０以下の第２の誘電
    体膜中に、配線間を接続するための接続孔を有する、 請求項１９記載の半導体装置。
  24. 【請求項２４】配線パターンに対して、少なくとも３倍
    ピッチ以上の配線間隔部分の前記キセロゲルを含有する
    膜中に、ダミーの配線を有する、 請求項１９記載の半導体装置。
  25. 【請求項２５】前記ダミーの配線は、少なくとも３倍ピ
    ッチ以上の配線間隔の部分に、全ての配線間隔が１ミク
    ロン以下になるように形成されている、 請求項１９記載の半導体装置。
  26. 【請求項２６】前記ダミーの配線の下の絶縁膜中で、且
    つ、下層導電層と接続していないダミーの接続孔を有す
    る、 請求項１９記載の半導体装置。
  27. 【請求項２７】前記下層導電層は、半導体基板に設けら
    れた不純物拡散領域である、 請求項２６記載の半導体装置。
  28. 【請求項２８】前記下層導電層は、下層配線層である、 請求項２６記載の半導体装置。
  29. 【請求項２９】前記配線層は、アルミニウム、銅、金、
    タングステンおよびこれらの合金からなる群から選ばれ
    る一種以上からなる層である、 請求項１９記載の半導体装置。
  30. 【請求項３０】前記キセロゲルを含有する膜上又は下
    に、シランカップリング剤を含有する膜を有する、 請求項１９記載の半導体装置。
  31. 【請求項３１】半導体基板上に絶縁膜を形成する工程
    と、 該絶縁膜の上に比誘電率が３．０以下の誘電体膜を形成
    する工程と、 該誘電体膜の上に無機膜を形成する工程と、 前記無機膜上に配線層を形成するためのパターンを形成
    する工程と、 前記配線層を全面に形成する工程と、 前記配線層を研磨する工程と、 前記無機膜を除去する工程とを有する、 半導体装置の製造方法。
  32. 【請求項３２】前記誘電体膜は、環状フッ素樹脂、ポリ
    四フッ化エチレン、ポリフッ化エチレンプロピレン、四
    フッ化エチレン−パーフロロアルコキシエチレン共重合
    体、ポリフッ化ビニリデン、ポリ三フッ化塩化エチレ
    ン、フッ化アリールエーテル樹脂、フッ化ポリイミド、
    ベンゾシクロブテンポリマー（ＢＣＢ）、ポリイミド、
    アモルファスカーボン、モノメチルトリヒドロキシシラ
    ン縮合物（有機ＳＯＧ）、分子中に化１３、 【化１３】 で表される繰り返し単位構造を有する高分子、分子中に
    化１４、 【化１４】 で表される繰り返し単位構造を有する高分子、分子中に
    化１５、 【化１５】 で表される繰り返し単位構造を有する高分子、または分
    子中に化１６、 【化１６】 で表される繰り返し単位構造を有する高分子からなる群
    から選ばれる１種または２種以上の高分子を含有する有
    機膜である、 請求項３１記載の半導体装置の製造方法。
  33. 【請求項３３】前記配線層は、アルミニウム、銅、金、
    タングステンおよびこれらの合金からなる群から選ばれ
    る１種または２種以上からなる層である、 請求項３１記載の半導体装置の製造方法。
  34. 【請求項３４】前記無機膜は、酸化シリコン膜、フッ化
    シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、シ
    ラノール縮合物（無機ＳＯＧ）膜、リンドープ酸化シリ
    コン膜、ボロンドープ酸化シリコン膜およびボロン・リ
    ンドープ酸化シリコン膜からなる群から選ばれる１種ま
    たは２種以上からなる膜である、 請求項３１記載の半導体装置の製造方法。
  35. 【請求項３５】前記配線層を研磨する工程は、化学的機
    械的研磨法（ＣＭＰ法）による研磨工程である、 請求項３１記載の半導体装置の製造方法。
  36. 【請求項３６】半導体基板上に絶縁膜を形成する工程
    と、 該絶縁膜の上に比誘電率が３．０以下の誘電体膜を形成
    する工程と、 該誘電体膜の上に無機膜を形成する工程と、 前記無機膜上に配線層を形成するためのパターンを形成
    する工程と、 前記配線層を全面に形成する工程と、 前記配線層を研磨する工程と、 前記無機膜を除去する工程と、 配線パターンに対して、少なくとも３倍ピッチ以上の配
    線間隔部分の前記誘電体膜中に、ダミーの配線を形成す
    る工程とを有する、 半導体装置の製造方法。
  37. 【請求項３７】前記誘電体膜は、環状フッ素樹脂、ポリ
    四フッ化エチレン、ポリフッ化エチレンプロピレン、四
    フッ化エチレン−パーフロロアルコキシエチレン共重合
    体、ポリフッ化ビニリデン、ポリ三フッ化塩化エチレ
    ン、フッ化アリールエーテル樹脂、フッ化ポリイミド、
    ベンゾシクロブテンポリマー（ＢＣＢ）、ポリイミド、
    アモルファスカーボン、モノメチルトリヒドロキシシラ
    ン縮合物（有機ＳＯＧ）、分子中に化１７、 【化１７】 で表される繰り返し単位構造を有する高分子、分子中に
    化１８、 【化１８】 で表される繰り返し単位構造を有する高分子、分子中に
    化１９、 【化１９】 で表される繰り返し単位構造を有する高分子、または分
    子中に化２０、 【化２０】 で表される繰り返し単位構造を有する高分子からなる群
    から選ばれる１種または２種以上の高分子を含有する有
    機膜である、 請求項３６記載の半導体装置の製造方法。
  38. 【請求項３８】前記配線層は、アルミニウム、銅、金、
    タングステンおよびこれらの合金からなる群から選ばれ
    る１種または２種以上からなる層である、 請求項３６記載の半導体装置の製造方法。
  39. 【請求項３９】前記無機膜は、酸化シリコン膜、フッ化
    シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、シ
    ラノール縮合物（無機ＳＯＧ）膜、リンドープ酸化シリ
    コン膜、ボロンドープ酸化シリコン膜およびボロン・リ
    ンドープ酸化シリコン膜からなる群から選ばれる１種ま
    たは２種以上からなる膜である、 請求項３６記載の半導体装置の製造方法。
  40. 【請求項４０】前記配線層を研磨する工程は、化学的機
    械的研磨法（ＣＭＰ法）による研磨工程である、 請求項３６記載の半導体装置の製造方法。
  41. 【請求項４１】半導体基板上に絶縁膜を形成する工程
    と、 該絶縁膜の上に比誘電率が３．０以下の誘電体膜を形成
    する工程と、 該誘電体膜の上に無機膜を形成する工程と、 前記無機膜上に、配線層およびダミーの配線層を形成す
    るためのパターンを形成する工程と、 前記配線層および前記ダミーの配線層を全面に形成する
    工程と、 前記配線層を研磨する工程と、 前記無機膜を除去する工程とを有する、 半導体装置の製造方法。
  42. 【請求項４２】前記誘電体膜は、環状フッ素樹脂、ポリ
    四フッ化エチレン、ポリフッ化エチレンプロピレン、四
    フッ化エチレン−パーフロロアルコキシエチレン共重合
    体、ポリフッ化ビニリデン、ポリ三フッ化塩化エチレ
    ン、フッ化アリールエーテル樹脂、フッ化ポリイミド、
    ベンゾシクロブテンポリマー（ＢＣＢ）、ポリイミド、
    アモルファスカーボン、モノメチルトリヒドロキシシラ
    ン縮合物（有機ＳＯＧ）、分子中に化２１、 【化２１】 で表される繰り返し単位構造を有する高分子、分子中に
    化２２、 【化２２】 で表される繰り返し単位構造を有する高分子、分子中に
    化２３、 【化２３】 で表される繰り返し単位構造を有する高分子、または分
    子中に化２４、 【化２４】 で表される繰り返し単位構造を有する高分子からなる群
    から選ばれる１種または２種以上の高分子を含有する有
    機膜である、 請求項４１記載の半導体装置の製造方法。
  43. 【請求項４３】前記配線層は、アルミニウム、銅、金、
    タングステンおよびこれらの合金からなる群から選ばれ
    る１種または２種以上からなる層である、 請求項４１記載の半導体装置の製造方法。
  44. 【請求項４４】前記無機膜は、酸化シリコン膜、フッ化
    シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、シ
    ラノール縮合物（無機ＳＯＧ）膜、リンドープ酸化シリ
    コン膜、ボロンドープ酸化シリコン膜およびボロン・リ
    ンドープ酸化シリコン膜からなる群から選ばれる１種ま
    たは２種以上からなる膜である、 請求項４１記載の半導体装置の製造方法。
  45. 【請求項４５】前記配線層を研磨する工程は、化学的機
    械的研磨法（ＣＭＰ法）による研磨工程である、 請求項４１記載の半導体装置の製造方法。
  46. 【請求項４６】半導体基板上に絶縁膜を形成する工程
    と、 該絶縁膜の上に比誘電率が３．０以下の誘電体膜を形成
    する工程と、 該誘電体膜の上に無機膜を形成する工程と、 前記無機膜上に、配線層およびダミーの配線層を形成す
    るためのパターンを形成する工程と、 前記配線層および前記ダミーの配線層を全面に形成する
    工程と、 前記配線層を研磨する工程と、 前記無機膜を除去する工程とを有する、 前記絶縁膜中に上層配線と下層導電層を接続するための
    接続孔、及び前記ダミーの配線の下の絶縁膜中に下層導
    電層と接続していないダミーの接続孔を形成する工程を
    有する、 半導体装置の製造方法。
  47. 【請求項４７】前記誘電体膜は、環状フッ素樹脂、ポリ
    四フッ化エチレン、ポリフッ化エチレンプロピレン、四
    フッ化エチレン−パーフロロアルコキシエチレン共重合
    体、ポリフッ化ビニリデン、ポリ三フッ化塩化エチレ
    ン、フッ化アリールエーテル樹脂、フッ化ポリイミド、
    ベンゾシクロブテンポリマー（ＢＣＢ）、ポリイミド、
    アモルファスカーボン、モノメチルトリヒドロキシシラ
    ン縮合物（有機ＳＯＧ）、分子中に化２５、 【化２５】 で表される繰り返し単位構造を有する高分子、分子中に
    化２６、 【化２６】 で表される繰り返し単位構造を有する高分子、分子中に
    化２７、 【化２７】 で表される繰り返し単位構造を有する高分子、または分
    子中に化２８、 【化２８】 で表される繰り返し単位構造を有する高分子からなる群
    から選ばれる１種または２種以上の高分子を含有する有
    機膜である、 請求項４６記載の半導体装置の製造方法。
  48. 【請求項４８】前記配線層は、アルミニウム、銅、金、
    タングステンおよびこれらの合金からなる群から選ばれ
    る１種または２種以上からなる層である、 請求項４６記載の半導体装置の製造方法。
  49. 【請求項４９】前記無機膜は、酸化シリコン膜、フッ化
    シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、シ
    ラノール縮合物（無機ＳＯＧ）膜、リンドープ酸化シリ
    コン膜、ボロンドープ酸化シリコン膜およびボロン・リ
    ンドープ酸化シリコン膜からなる群から選ばれる１種ま
    たは２種以上からなる膜である、 請求項４６記載の半導体装置の製造方法。
  50. 【請求項５０】前記配線層を研磨する工程は、化学的機
    械的研磨法（ＣＭＰ法）による研磨工程である、 請求項４６記載の半導体装置の製造方法。
  51. 【請求項５１】前記無機膜上に、配線層およびダミーの
    配線層を形成するためのパターンを形成する工程は、配
    線パターン、および配線パターンに対して、少なくとも
    ３倍ピッチ以上の配線間隔部分に前記ダミーの配線を形
    成するためのパターンを同時に形成する工程である、 請求項４６記載の半導体装置の製造方法。
  52. 【請求項５２】前記下層導電層は、半導体基板に設けら
    れた不純物拡散領域である、 請求項４６記載の半導体装置の製造方法。
  53. 【請求項５３】前記下層導電層は、下層配線層である、 請求項４６記載の半導体装置の製造方法。
  54. 【請求項５４】半導体基板上に絶縁膜を形成する工程
    と、 該絶縁膜の上に比誘電率が３．０以下の誘電体膜を形成
    する工程と、 該誘電体膜の上にキセロゲルを含有する膜を形成する工
    程と、 前記キセロゲルを含有する膜上に無機膜を形成する工程
    と、 前記無機膜上に、配線層を形成するためのパターンを形
    成する工程と、 前記配線層を形成する工程と、 前記配線層を研磨する工程と、 前記無機膜を除去する工程とを有する、 半導体装置の製造方法。
  55. 【請求項５５】前記比誘電率が３．０以下の誘電体膜
    は、 環状フッ素樹脂、ポリ四フッ化エチレン、ポリフッ化エ
    チレンプロピレン、四フッ化エチレン−パーフロロアル
    コキシエチレン共重合体、ポリフッ化ビニリデン、ポリ
    三フッ化塩化エチレン、フッ化アリールエーテル樹脂、
    フッ化ポリイミド、ベンゾシクロブテンポリマー（ＢＣ
    Ｂ）、ポリイミド、アモルファスカーボン、モノメチル
    トリヒドロキシシラン縮合物（有機ＳＯＧ）、分子中に
    化２９、 【化２９】 で表される繰り返し単位構造を有す高分子、分子中に化
    ３０、 【化３０】 で表される繰り返し単位構造を有する高分子、分子中に
    化３１、 【化３１】 で表される繰り返し単位構造を有する高分子、分子中に
    化３２、 【化３２】 で表される繰り返し単位構造を有する高分子およびキセ
    ロゲルからなる群から選ばれる１種または２種以上を含
    有する膜である、 請求項５４記載の半導体装置の製造方法。
  56. 【請求項５６】前記配線層は、アルミニウム、銅、金、
    タングステンおよびこれらの合金からなる群から選ばれ
    る１種または２種以上からなる層である、 請求項５４記載の半導体装置の製造方法。
  57. 【請求項５７】前記無機膜は、酸化シリコン膜、フッ化
    シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、シ
    ラノール縮合物（無機ＳＯＧ）膜、リンドープ酸化シリ
    コン膜、ボロンドープ酸化シリコン膜およびボロン・リ
    ンドープ酸化シリコン膜からなる群から選ばれる１種ま
    たは２種以上からなる膜である、 請求項５４記載の半導体装置の製造方法。
  58. 【請求項５８】前記配線層を研磨して配線層を形成する
    工程は、化学的機械的研磨法（ＣＭＰ法）による研磨工
    程である、 請求項５４記載の半導体装置の製造方法。
  59. 【請求項５９】前記誘電体膜上にキセロゲルを含有する
    膜を形成する工程は、 前記誘電体膜上に、前記配線パターンに対して、少なく
    とも３倍ピッチ以下の配線間隔部分に、前記キセロゲル
    を含有する膜を形成する工程である、 請求項５４記載の半導体装置の製造方法。
  60. 【請求項６０】前記キセロゲルを含有する膜を形成する
    工程の前あるいは後に、シランカップリング剤を含有す
    る層を形成する工程をさらに有する、 請求項５４記載の半導体装置の製造方法。
  61. 【請求項６１】半導体基板上に絶縁膜を形成する工程
    と、 該絶縁膜の上に比誘電率が３．０以下の誘電体膜を形成
    する工程と、 該誘電体膜の上にキセロゲルを含有する膜を形成する工
    程と、 前記キセロゲルを含有する膜上に無機膜を形成する工程
    と、 前記無機膜上に、配線層およびダミーの配線を形成する
    ためのパターンを形成する工程と、 前記配線層およびダミーの配線層を全面に形成する工程
    と、 前記配線層およびダミーの配線層を研磨する工程と、 前記無機膜を除去する工程とを有する、 半導体装置の製造方法。
  62. 【請求項６２】前記比誘電率が３．０以下の誘電体は、 環状フッ素樹脂、ポリ四フッ化エチレン、ポリフッ化エ
    チレンプロピレン、四フッ化エチレン−パーフロロアル
    コキシエチレン共重合体、ポリフッ化ビニリデン、ポリ
    三フッ化塩化エチレン、フッ化アリールエーテル樹脂、
    フッ化ポリイミド、ベンゾシクロブテンポリマー（ＢＣ
    Ｂ）、ポリイミド、アモルファスカーボン、モノメチル
    トリヒドロキシシラン縮合物（有機ＳＯＧ）、分子中に
    化３３、 【化３３】 で表される繰り返し単位構造を有す高分子、分子中に化
    ３４、 【化３４】 で表される繰り返し単位構造を有する高分子、分子中に
    化３５、 【化３５】 で表される繰り返し単位構造を有する高分子、分子中に
    化３６、 【化３６】 で表される繰り返し単位構造を有する高分子およびキセ
    ロゲルからなる群から選ばれる１種または２種以上を含
    有する膜である、 請求項６１記載の半導体装置。
  63. 【請求項６３】前記配線層は、アルミニウム、銅、金、
    タングステンおよびこれらの合金からなる群から選ばれ
    る１種または２種以上からなる層である、 請求項６１記載の半導体装置の製造方法。
  64. 【請求項６４】前記無機膜は、酸化シリコン膜、フッ化
    シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、シ
    ラノール縮合物（無機ＳＯＧ）膜、リンドープ酸化シリ
    コン膜、ボロンドープ酸化シリコン膜およびボロン・リ
    ンドープ酸化シリコン膜からなる群から選ばれる１種ま
    たは２種以上からなる膜である、 請求項６１記載の半導体装置の製造方法。
  65. 【請求項６５】前記配線層を研磨する工程は、化学的機
    械的研磨法（ＣＭＰ法）による研磨工程である、 請求項６１記載の半導体装置の製造方法。
  66. 【請求項６６】前記無機膜上に、配線層およびダミーの
    配線を形成するためのパターンを形成する工程は、前記
    無機膜上に、配線パターン、および前記配線パターンに
    対して、少なくとも３倍ピッチ以下の配線間隔部分の前
    記キセロゲルを含有する膜中に、配線層およびダミーの
    配線を形成するためのパターンを同時に形成する工程で
    ある、 請求項６１記載の半導体装置の製造方法。
  67. 【請求項６７】前記誘電体膜上にキセロゲルを含有する
    膜を形成する工程は、 前記配線パターンに対して、少なくとも３倍ピッチ以下
    の配線間隔部分に、前記キセロゲルを含有する膜を形成
    する工程である、 請求項６１記載の半導体装置の製造方法。
  68. 【請求項６８】前記キセロゲルを含有する膜を形成する
    工程の前あるいは後に、シランカップリング剤を含有す
    る層を形成する工程をさらに有する、 請求項６１記載の半導体装置の製造方法。
  69. 【請求項６９】半導体基板上に絶縁膜を形成する工程
    と、 該絶縁膜の上に比誘電率が３．０以下の誘電体膜を形成
    する工程と、 該誘電体膜の上にキセロゲルを含有する膜を形成する工
    程と、 前記キセロゲルを含有する膜上に無機膜を形成する工程
    と、 前記無機膜上に、配線層およびダミーの配線を形成する
    ためのパターンを形成する工程と、 前記配線層およびダミーの配線層を全面に形成する工程
    と、 前記配線層およびダミーの配線層を研磨する工程と、 前記無機膜を除去する工程と、および、 前記絶縁膜中に上層配線と下層導電層を接続するための
    ビアコンタクト、及び前記ダミーの配線の下の絶縁膜中
    に下層導電層と接続していないダミーのビアコンタクト
    を形成する工程とを有する、 半導体装置の製造方法。
  70. 【請求項７０】前記比誘電率が３．０以下の誘電体膜
    は、 環状フッ素樹脂、ポリ四フッ化エチレン、ポリフッ化エ
    チレンプロピレン、四フッ化エチレン−パーフロロアル
    コキシエチレン共重合体、ポリフッ化ビニリデン、ポリ
    三フッ化塩化エチレン、フッ化アリールエーテル樹脂、
    フッ化ポリイミド、ベンゾシクロブテンポリマー（ＢＣ
    Ｂ）、ポリイミド、アモルファスカーボン、モノメチル
    トリヒドロキシシラン縮合物（有機ＳＯＧ）、分子中に
    化３７、 【化３７】 で表される繰り返し単位構造を有す高分子、分子中に化
    ３８、 【化３８】 で表される繰り返し単位構造を有する高分子、分子中に
    化３９、 【化３９】 で表される繰り返し単位構造を有する高分子、分子中に
    化４０、 【化４０】 で表される繰り返し単位構造を有する高分子およびキセ
    ロゲルからなる群から選ばれる１種または２種以上を含
    有する膜である、 請求項６９記載の半導体装置の製造方法。
  71. 【請求項７１】前記配線層は、アルミニウム、銅、金、
    タングステンおよびこれらの合金からなる群から選ばれ
    る１種または２種以上からなる層である、 請求項６９記載の半導体装置の製造方法。
  72. 【請求項７２】前記無機膜は、酸化シリコン膜、フッ化
    シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、シ
    ラノール縮合物（無機ＳＯＧ）膜、リンドープ酸化シリ
    コン膜、ボロンドープ酸化シリコン膜およびボロン・リ
    ンドープ酸化シリコン膜からなる群から選ばれる１種ま
    たは２種以上からなる膜である、 請求項６９記載の半導体装置の製造方法。
  73. 【請求項７３】前記配線層を研磨する工程は、化学的機
    械的研磨法（ＣＭＰ法）による研磨工程である、 請求項６９記載の半導体装置の製造方法。
  74. 【請求項７４】前記無機膜上に、配線層およびダミーの
    配線を形成するためのパターンを形成する工程は、前記
    無機膜上に、配線パターン、および前記配線パターンに
    対して、少なくとも３倍ピッチ以下の配線間隔部分の前
    記キセロゲルを含有する膜中に、配線層およびダミーの
    配線を形成するためのパターンを同時に形成する工程で
    ある、 請求項６９記載の半導体装置の製造方法。
  75. 【請求項７５】前記誘電体膜上にキセロゲルを含有する
    膜を形成する工程は、 前記配線パターンに対して、少なくとも３倍ピッチ以下
    の配線間隔部分に、前記キセロゲルを含有する膜を形成
    する工程である、 請求項６９記載の半導体装置の製造方法。
  76. 【請求項７６】前記キセロゲルを含有する膜を形成する
    工程の前あるいは後に、シランカップリング剤を含有す
    る層を形成する工程をさらに有する、 請求項６９記載の半導体装置の製造方法。
  77. 【請求項７７】前記下層導電層は、半導体基板に設けら
    れた不純物拡散領域である、 請求項６９記載の半導体装置の製造方法。
  78. 【請求項７８】前記下層導電層は、下層配線層である、 請求項６９記載の半導体装置の製造方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1226604A1 (en) * 2000-06-30 2002-07-31 Tokyo Electron Limited Fabrication process of a semiconductor device
EP1261021A2 (en) * 2001-05-21 2002-11-27 Shinko Electric Industries Co. Ltd. Method of production of circuit board, semiconductor device, and plating system
JP2004064072A (ja) * 2002-07-16 2004-02-26 Hynix Semiconductor Inc 酸化膜用ｃｍｐスラリー組成物及びこれを利用した半導体素子の金属配線コンタクトプラグの形成方法
US6877711B2 (en) * 2002-11-28 2005-04-12 Fujikura Rubber Ltd. Vibration isolation table
JP2005142351A (ja) * 2003-11-06 2005-06-02 Nec Electronics Corp 半導体装置およびその製造方法
JP2005150389A (ja) * 2003-11-14 2005-06-09 Semiconductor Leading Edge Technologies Inc 半導体装置
US6958542B2 (en) 2002-09-03 2005-10-25 Kabushiki Kaisha Toshiba Semiconductor device
WO2007108106A1 (ja) * 2006-03-20 2007-09-27 Fujitsu Microelectronics Limited 半導体装置およびその製造方法
US7339256B2 (en) 2004-01-15 2008-03-04 Kabushiki Kaisha Toshiba Semiconductor device
JP2012079515A (ja) * 2010-09-30 2012-04-19 Kaneka Corp 有機ｅｌ装置及びその製造方法
WO2012053130A1 (ja) * 2010-10-19 2012-04-26 パナソニック株式会社 半導体装置
US8674046B2 (en) 2001-10-09 2014-03-18 Mitsubishi Denki Kabushiki Kaisha Source material for preparing low dielectric constant material

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6437441B1 (en) * 1997-07-10 2002-08-20 Kawasaki Microelectronics, Inc. Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US8178435B2 (en) * 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US20020086547A1 (en) * 2000-02-17 2002-07-04 Applied Materials, Inc. Etch pattern definition using a CVD organic layer as an anti-reflection coating and hardmask
US6610592B1 (en) * 2000-04-24 2003-08-26 Taiwan Semiconductor Manufacturing Company Method for integrating low-K materials in semiconductor fabrication
AU2001247109A1 (en) * 2000-04-27 2001-11-12 Nutool, Inc. Conductive structure for use in multi-level metallization and process
JP4368498B2 (ja) * 2000-05-16 2009-11-18 Ｎｅｃエレクトロニクス株式会社 半導体装置、半導体ウェーハおよびこれらの製造方法
BE1013540A3 (fr) * 2000-05-29 2002-03-05 Rotary Nozzle Internat S A Plaque refractaire.
JP3993972B2 (ja) * 2000-08-25 2007-10-17 富士通株式会社 半導体装置の製造方法と半導体装置
US7312141B2 (en) 2000-09-26 2007-12-25 International Business Machines Corporation Shapes-based migration of aluminum designs to copper damascene
US6528883B1 (en) * 2000-09-26 2003-03-04 International Business Machines Corporation Shapes-based migration of aluminum designs to copper damascene
DE10109877A1 (de) * 2001-03-01 2002-09-19 Infineon Technologies Ag Leiterbahnanordnung und Verfahren zur Herstellung einer Leiterbahnanordnung
US6737351B2 (en) * 2001-12-28 2004-05-18 Texas Instruments Incorporated Versatile system for diffusion limiting void formation
JP4040363B2 (ja) * 2002-05-20 2008-01-30 富士通株式会社 半導体装置
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US7084423B2 (en) 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
JP2004153015A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
US20040152240A1 (en) * 2003-01-24 2004-08-05 Carlos Dangelo Method and apparatus for the use of self-assembled nanowires for the removal of heat from integrated circuits
US7656027B2 (en) * 2003-01-24 2010-02-02 Nanoconduction, Inc. In-chip structures and methods for removing heat from integrated circuits
KR100476710B1 (ko) * 2003-02-05 2005-03-16 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
US7273095B2 (en) * 2003-03-11 2007-09-25 United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Nanoengineered thermal materials based on carbon nanotube array composites
TWI236763B (en) * 2003-05-27 2005-07-21 Megic Corp High performance system-on-chip inductor using post passivation process
US6897561B2 (en) * 2003-06-06 2005-05-24 Semiconductor Components Industries, Llc Semiconductor power device having a diamond shaped metal interconnect scheme
KR101006504B1 (ko) * 2003-07-09 2011-01-07 매그나칩 반도체 유한회사 반도체소자의 제조방법
JP2005064226A (ja) * 2003-08-12 2005-03-10 Renesas Technology Corp 配線構造
DE10342996A1 (de) * 2003-09-17 2005-04-21 Infineon Technologies Ag Halbleiter-Anordnung und Verfahren zum Herstellen einer Halbleiter-Anordnung
TW200533514A (en) * 2003-10-31 2005-10-16 Jsr Corp Laminate and method for formation thereof, insulating film, semiconductor device, and a film-forming composition
KR100522547B1 (ko) * 2003-12-10 2005-10-19 삼성전자주식회사 반도체 장치의 절연막 형성 방법
US7157365B2 (en) * 2004-05-10 2007-01-02 Agere Systems Inc. Semiconductor device having a dummy conductive via and a method of manufacture therefor
JP4191110B2 (ja) * 2004-07-26 2008-12-03 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4222979B2 (ja) * 2004-07-28 2009-02-12 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4493444B2 (ja) * 2004-08-26 2010-06-30 株式会社ルネサステクノロジ 半導体装置の製造方法
US7279407B2 (en) 2004-09-02 2007-10-09 Micron Technology, Inc. Selective nickel plating of aluminum, copper, and tungsten structures
KR100675275B1 (ko) * 2004-12-16 2007-01-26 삼성전자주식회사 반도체 장치 및 이 장치의 패드 배치방법
US7875547B2 (en) * 2005-01-12 2011-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact hole structures and contact structures and fabrication methods thereof
US8384189B2 (en) 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
US7224069B2 (en) * 2005-07-25 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structures extending from seal ring into active circuit area of integrated circuit chip
KR100684905B1 (ko) * 2005-08-11 2007-02-20 삼성전자주식회사 다마신 공정의 방법
JP2007123509A (ja) * 2005-10-27 2007-05-17 Seiko Epson Corp 半導体装置およびその製造方法
JP2007273756A (ja) * 2006-03-31 2007-10-18 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR101264688B1 (ko) * 2006-06-23 2013-05-16 엘지디스플레이 주식회사 박막 패턴의 제조장치 및 방법
US20080142970A1 (en) * 2006-12-14 2008-06-19 Sharp Laboratories Of America, Inc. Nanowire chemical mechanical polishing
US7692274B2 (en) * 2007-01-04 2010-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Reinforced semiconductor structures
WO2008091900A1 (en) * 2007-01-26 2008-07-31 Applied Materials, Inc. Uv curing of pecvd-deposited sacrificial polymer films for air-gap ild
KR20090108721A (ko) * 2007-01-29 2009-10-16 어플라이드 머티어리얼스, 인코포레이티드 신규한 공기 갭 통합 방법
US8173906B2 (en) * 2007-02-07 2012-05-08 Raytheon Company Environmental protection coating system and method
US7879683B2 (en) * 2007-10-09 2011-02-01 Applied Materials, Inc. Methods and apparatus of creating airgap in dielectric layers for the reduction of RC delay
US9460913B2 (en) 2010-12-27 2016-10-04 Tokyo Electron Limited Film-forming method for forming silicon oxide film on tungsten film or tungsten oxide film
JP2012138500A (ja) * 2010-12-27 2012-07-19 Tokyo Electron Ltd タングステン膜又は酸化タングステン膜上への酸化シリコン膜の成膜方法及び成膜装置
KR101898027B1 (ko) 2011-11-23 2018-09-12 아콘 테크놀로지스 인코포레이티드 계면 원자 단일층의 삽입에 의한 ⅳ족 반도체에 대한 금속 접점의 개선
US8796855B2 (en) 2012-01-13 2014-08-05 Freescale Semiconductor, Inc. Semiconductor devices with nonconductive vias
US8927869B2 (en) 2012-04-11 2015-01-06 International Business Machines Corporation Semiconductor structures and methods of manufacture
KR101934093B1 (ko) 2012-08-29 2019-01-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9064850B2 (en) * 2012-11-15 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via formation with improved topography control
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
US10170627B2 (en) 2016-11-18 2019-01-01 Acorn Technologies, Inc. Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height
US20230031333A1 (en) * 2021-07-30 2023-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Device level thermal dissipation

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5470802A (en) * 1994-05-20 1995-11-28 Texas Instruments Incorporated Method of making a semiconductor device using a low dielectric constant material
US5461003A (en) * 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
JP2845176B2 (ja) * 1995-08-10 1999-01-13 日本電気株式会社 半導体装置
US5824599A (en) * 1996-01-16 1998-10-20 Cornell Research Foundation, Inc. Protected encapsulation of catalytic layer for electroless copper interconnect
US5744865A (en) * 1996-10-22 1998-04-28 Texas Instruments Incorporated Highly thermally conductive interconnect structure for intergrated circuits
KR19980064176A (ko) * 1996-12-17 1998-10-07 윌리엄비.켐플러 집적 회로 유전체
US6054769A (en) * 1997-01-17 2000-04-25 Texas Instruments Incorporated Low capacitance interconnect structures in integrated circuits having an adhesion and protective overlayer for low dielectric materials
US5704067A (en) * 1997-01-31 1998-01-06 Brady; Philip Exercise organizer sweatband
US5818111A (en) * 1997-03-21 1998-10-06 Texas Instruments Incorporated Low capacitance interconnect structures in integrated circuits using a stack of low dielectric materials
US6008540A (en) * 1997-05-28 1999-12-28 Texas Instruments Incorporated Integrated circuit dielectric and method
US6351039B1 (en) * 1997-05-28 2002-02-26 Texas Instruments Incorporated Integrated circuit dielectric and method
US5858869A (en) * 1997-06-03 1999-01-12 Industrial Technology Research Institute Method for fabricating intermetal dielectric insulation using anisotropic plasma oxides and low dielectric constant polymers
US6184121B1 (en) * 1997-07-10 2001-02-06 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
US6046503A (en) * 1997-09-26 2000-04-04 Siemens Aktiengesellschaft Metalization system having an enhanced thermal conductivity
US6358849B1 (en) * 1997-12-23 2002-03-19 Texas Instruments Incorporated Integrated circuit interconnect and method
US6149778A (en) * 1998-03-12 2000-11-21 Lucent Technologies Inc. Article comprising fluorinated amorphous carbon and method for fabricating article
US6043146A (en) * 1998-07-27 2000-03-28 Motorola, Inc. Process for forming a semiconductor device
US6245672B1 (en) * 1998-10-23 2001-06-12 Texas Instruments Incorporated Method of forming diffusion barriers for copper metallization in integrated cirucits
US6208030B1 (en) * 1998-10-27 2001-03-27 Advanced Micro Devices, Inc. Semiconductor device having a low dielectric constant material
US6037668A (en) * 1998-11-13 2000-03-14 Motorola, Inc. Integrated circuit having a support structure

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1226604A4 (en) * 2000-06-30 2004-11-24 Tokyo Electron Ltd MANUFACTURING METHOD FOR A SEMICONDUCTOR COMPONENT
EP1226604A1 (en) * 2000-06-30 2002-07-31 Tokyo Electron Limited Fabrication process of a semiconductor device
EP1261021A3 (en) * 2001-05-21 2006-02-08 Shinko Electric Industries Co. Ltd. Method of production of circuit board, semiconductor device, and plating system
EP1261021A2 (en) * 2001-05-21 2002-11-27 Shinko Electric Industries Co. Ltd. Method of production of circuit board, semiconductor device, and plating system
US7114251B2 (en) 2001-05-21 2006-10-03 Shinko Electric Industries Co., Ltd. Method of producing of circuit board; for semiconductor device
US8674046B2 (en) 2001-10-09 2014-03-18 Mitsubishi Denki Kabushiki Kaisha Source material for preparing low dielectric constant material
JP2004064072A (ja) * 2002-07-16 2004-02-26 Hynix Semiconductor Inc 酸化膜用ｃｍｐスラリー組成物及びこれを利用した半導体素子の金属配線コンタクトプラグの形成方法
US7301240B2 (en) 2002-09-03 2007-11-27 Kabushiki Kaisha Toshiba Semiconductor device
US6958542B2 (en) 2002-09-03 2005-10-25 Kabushiki Kaisha Toshiba Semiconductor device
US7180192B2 (en) 2002-09-03 2007-02-20 Kabushiki Kaisha Toshiba Semiconductor device
US6877711B2 (en) * 2002-11-28 2005-04-12 Fujikura Rubber Ltd. Vibration isolation table
JP2005142351A (ja) * 2003-11-06 2005-06-02 Nec Electronics Corp 半導体装置およびその製造方法
JP2005150389A (ja) * 2003-11-14 2005-06-09 Semiconductor Leading Edge Technologies Inc 半導体装置
US7339256B2 (en) 2004-01-15 2008-03-04 Kabushiki Kaisha Toshiba Semiconductor device
WO2007108106A1 (ja) * 2006-03-20 2007-09-27 Fujitsu Microelectronics Limited 半導体装置およびその製造方法
JP2012079515A (ja) * 2010-09-30 2012-04-19 Kaneka Corp 有機ｅｌ装置及びその製造方法
WO2012053130A1 (ja) * 2010-10-19 2012-04-26 パナソニック株式会社 半導体装置
JPWO2012053130A1 (ja) * 2010-10-19 2014-02-24 パナソニック株式会社 半導体装置
JP5938712B2 (ja) * 2010-10-19 2016-06-22 パナソニックＩｐマネジメント株式会社 半導体装置

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Publication number Publication date
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