JP5938712B2 - 半導体装置 - Google Patents

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Description

本明細書に記載の技術は、半導体装置に関し、特に多層配線で使用されるスタックドビア構造に関する。
近年、半導体集積回路装置の高集積化・高速化の要求に対し、半導体製造プロセスの微細化が進められている。これに伴い、配線幅、配線膜厚、ビア径が微細になってきており、金属配線に流れる電流密度は上昇してきている。
金属配線では、電流印加時に電子と金属原子とが衝突し、エレクトロマイグレーション（Electromigration：以下、「EM」と略）と呼ばれる現象が起こり、長期間電流を印加した場合に配線又はビアが断線し、信頼性に関わる問題が発生するおそれがある。そのため、金属配線に流すことの許される許容電流密度という設計上の制約が存在する。しかし、微細化に伴って電流密度が上昇するため、電流密度を許容範囲内に抑えることが難しくなりつつある。
ＬＳＩ（Large Scale Integration）のような半導体集積回路装置においては、異層の金属配線間を接続するビア部で電流集中が発生し、ＥＭ耐性が低下するという不具合がある。この不具合に対し、例えば、ビア部での電流集中を緩和するため、ビア辺を拡大したレイアウトによる解決手法が提案されている（特許文献１）。
特開平１０−２１４８９３号公報
半導体集積回路装置においては、大電流が流れる電源配線などが設けられている。例えば、電源配線は、上層配線から下層配線へ複数の中間配線層及びビアを経由して電流を流す場合が多く、このような構造は「スタックドビア構造」と呼ばれる。スタックドビアには大電流が流れるため、スタックドビア構造は、１つの配線に対して複数のビアが並列に配置されるとともに、２層以上のビアを有する構造になっている。このような構造では複数の並列配置されたビアを有するため、上層に配置されるビアよりも下層に配置される特定のビアで電流集中が発生しやすい。
特許文献１に記載されたビア辺の拡大は電流集中緩和で効果があるものの、スタックドビア構造のような電流密度が高い、すなわち電流量が大きい場合は、ビア部でジュール発熱が発生し、局所的に温度が上昇する。又、複数列のビアを有するスタックドビア構造においては、下層に配置される特定のビアで電流集中が発生するため、更に動作時の温度が上昇することになる。温度が上昇すると電子と金属原子の衝突がより活性化されるため、ＥＭが顕著となる。そのため、上記のようなスタックドビア構造では、ジュール発熱に起因するＥＭ耐性の低下という不具合が新たに発生しうる。
本発明は、上記の点に鑑み、ジュール発熱を抑制可能で、ＥＭ耐性を有するスタックドビア構造を提供することを目的とする。
本発明の一例である半導体装置は、基板の上または上方に形成された複数の第１のビアと、前記複数の第１のビア上に形成された第１の配線と、前記第１の配線上に形成された複数の第２のビアと、前記複数の第２のビア上に形成された第２の配線とを含むスタックドビア構造を備えている。また、前記複数の第１のビアのうち、前記第１の配線の一方の端部に最も近い第１のビアと、前記複数の第２のビアのうち、前記第１の配線の一方の端部に最も近い第２のビアとは平面的に見て少なくとも一部が重なっており、前記第１の配線は、前記第１の配線の一方の端部に最も近い前記第１のビアの端の位置から前記一方の端部に向かって、前記第１のビアのビア幅の６倍以上拡張された第１の拡張部を有している。
この構成によれば、第１の配線の一方の端部に近い第１のビアから第１の配線の当該一方の端部に向かって第１の拡張部が拡張、延伸されているので、電流集中が起きやすい第１のビアで生じるジュール熱を効果的に放熱することができる。そのため、第１のビアの温度上昇を抑えることができ、ＥＭ耐性を大きく上昇させることができる。このため、第１のビアのビア幅を拡げなくても許容できる電流量を大きくすることができる。特に、第１の拡張部の長さは第１のビア幅の６倍以上となっているので、従来のスタックドビア構造と比べて放熱効果が大きくなっている。
また、本発明の別の一例である半導体装置は、基板の上または上方に形成された複数の第１のビアと、前記複数の第１のビア上に形成された第１の配線と、前記第１の配線上に形成された第２のビアと、前記第２のビア上に形成された第２の配線とを含むスタックドビア構造を備え、前記第１の配線は、前記複数の第１のビアのうち、前記第１の配線の一方の端部に最も近い第１のビアの端の位置から前記一方の端部に向かって、前記第１のビアのビア幅の６倍以上拡張された拡張部を有している。
このように、第１のビアより上層に設けられた第２のビアは必ずしも複数でなくてもよい。この場合でも、第１のビアに電流が集中しうるので、第１の拡張部から第１のビアで生じたジュール熱を効果的に放熱することができる。
本発明の一例に係る半導体装置によれば、第１のビアで生じるジュール熱を第１の配線の第１の拡張部を介して効果的に放熱することができる。そのため、第１のビアの温度上昇を抑えることができ、ＥＭ耐性を大きく上昇させることができる。
図１（ａ）は、第１の参考例に係る半導体装置において、スタックドビア構造を概略的に示す断面図であり、（ｂ）、（ｃ）は、（ａ）に示すスタックドビア構造における電流集中およびジュール発熱を説明するための図である。 図２は、第２の参考例に係る半導体装置において、上層に位置する配線と上層のビアの断面積を拡げた場合のスタックドビア構造を概略的に示す断面図である。 図３（ａ）は、第１の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、半導体装置のモデルを示す断面図であり、（ｃ）は、（ｂ）に示す、スタックドビア構造を有する半導体装置において、配線の拡張部の長さ比率と放熱効果ΔＴとの関係のシミュレーション結果を示す図である。 図４は、第３の参考例に係る半導体装置を示す断面図である。 図５（ａ）は、第１の実施形態の第１の変形例に係る半導体装置におけるスタックドビア構造を示す斜視図（左図）、及び配線１２の平面図（右図）であり、（ｂ）は、第２の参考例に係る半導体装置におけるスタックドビア構造を示す斜視図（左図）、及び配線１２の平面図（右図）である。 図６は、第１の実施形態の第２の変形例に係る半導体装置を示す断面図である。 図７は、本発明の第２の実施形態に係る半導体装置を示す断面図である。 図８（ａ）は、アナログドライバ回路などを構成する並列トランジスタにスタックドビア構造を使用した第４の参考例に係る半導体装置のセルのレイアウトを示す図であり、（ｂ）は、第２の実施形態に係るスタックドビア構造を適用した具体例のレイアウトを示す図である。 図９（ａ）は、本発明の第３の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、第３の実施形態の変形例に係る半導体装置を示す断面図である。 図１０（ａ）は、本発明の第４の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、第４の実施形態の第１の変形例に係る半導体装置を示す断面図であり、（ｃ）は、第４の実施形態の第２の変形例に係る半導体装置を示す断面図である。 図１１（ａ）は、第４の本実施形態の第３の変形例に係る半導体装置を示す断面図であり、（ｂ）は、第４の実施形態の第４の変形例に係る半導体装置を示す断面図である。
−スタックドビア構造におけるジュール発熱について−
実施形態を説明する前に、スタックドビア構造の課題である電流集中及びジュール発熱について図面を参照して説明する。なお、本明細書中において、「スタックドビア」とは、複数層の配線が形成されている場合に、上層配線と下層配線との間を電気的に接続する、複数段積み重ねられたビアの集合体をいい、上層のビアと下層のビアとが基板上方から見て少なくとも一部オーバーラップしていれば、スタックドビアと呼ぶものとする。また、「スタックドビア構造」とは、所定の領域で複数のビア同士がスタックドビアを形成する場合、これらのスタックドビアを含む配線接続構造を指すものとする。
図１（ａ）は、第１の参考例に係る半導体装置において、スタックドビア構造を概略的に示す断面図であり、（ｂ）、（ｃ）は、（ａ）に示すスタックドビア構造における電流集中およびジュール発熱を説明するための図である。
この例では、半導体で構成された基板（図示せず）の上方に第１配線層内に形成された配線１１と、第２配線層内に形成された配線１２と、第３配線層内に形成された配線１３とが下から順に積層されている。ここで、配線１１と配線１２とを並列に接続する複数のビア２１と、配線１２と配線１３とを並列に接続する複数のビア２２とで構成されるスタックドビア構造について考える。
なお、図１に示す例では、スタックドビア４５ａはビア２１ａとビア２２ａとで構成され、スタックドビア４５ｂはビア２１ｂとビア２２ｂとで構成される。また、図１（ｂ）、（ｃ）に示すＲ11、Ｒ12、およびＲ13はそれぞれ配線１１、１２、１３の配線抵抗であり、Ｒ21、Ｒ22、はそれぞれビア２１の各々、及びビア２２の各々のビア抵抗である。
このスタックドビア構造では、図１（ｂ）に示すような配線抵抗Ｒ11、Ｒ12、およびＲ13とビア抵抗Ｒ21、Ｒ22とが存在する。配線１１、１２、１３の太さ及び構成材料が互いに同じであり、複数のビア２１、２２を構成するビアの構成材料および形状が互いに同じである場合は、以下のように各配線抵抗が互いに同じで各ビアの抵抗も互いに同じと仮定することができ、このような場合、配線１３の抵抗Ｒ13、ビア２２ｂの抵抗Ｒ22、ビア２１ａの抵抗Ｒ21、及び配線１１の抵抗Ｒ11に流れる電流は互いに等しく、ビア２２ｂの抵抗Ｒ22及びビア２１ｂの抵抗Ｒ21に流れる電流は等しくなる。ここで、Ｒｗは１本分の配線抵抗を表し、Ｒｖはビア２１、２２を構成するビア１個分の抵抗を表すとし、配線１３、ビア２２ｂに流れる電流をＩ1、ビア２２ａに流れる電流をＩ2とするとＩ1とＩ2の関係は以下のようになる。
Ｉ2＝Ｉ1・{３／２Ｒｖ＋Ｒｗ−Ｒｖ2／２（Ｒｗ＋Ｒｖ）}／（１／２Ｒｖ＋Ｒｗ）
ここで、ビア部の電流集中及びジュール発熱について考えてみる。上記の式から、例えばＲｗとＲｖの値が互いに等しいとすると、ビア２１ｂにはビア２１ａと比較して１．５倍の電流が流れることが分かる。これと同様に、ビア２２ａにはビア２２ｂと比較して１．５倍の電流が流れることも分かる。このとき、ジュール熱Ｑは、抵抗Ｒと電流Ｉの２乗との積に比例する（Ｑ∝ＲＩ2）ので、ビア２１ｂには、ビア２１ａと比較して２．２５倍のジュール熱が発生し、ビア２２ａにはビア２２ｂと比較して２．２５倍のジュール熱が発生する。
また、同様に計算すれば、配線とビアの抵抗が異なる場合においても同様にビア２１ｂ及びビア２２ａにはそれぞれビア２１ａ及びビア２２ｂと比較して大きな電流が流れていることがわかる。
特許文献１に示すようなビア辺拡大、または特定ビアの寸法拡大を適用すれば、電流集中の緩和でジュール発熱低減の効果が期待できるものの、下層配線に位置する微細配線ではビア辺、ビア寸法拡大によるチップ面積増加の懸念、及びビア形状の不安定性などの加工上の懸念があり、適用できない状況にある。
次に、図２は、第２の参考例に係る半導体装置において、上層に位置する配線１３と複数のビア２２の断面積を拡げた場合のスタックドビア構造を概略的に示す断面図である。
図２に示すように、第３配線層の配線１３の電流進行方向の断面積が第１配線層の配線１１および第２配線層の配線１２の断面積より大きく、ビア２２の断面積がビア２１の断面積より大きくなっている、ラフ配線層から微細配線層へと電流を流すスタックドビア構造を考える。この場合も同様に計算すると、ラフ配線層から微細配線層へと繋がるスタックドビア構造は、ビア２２ａ（上層配線側のビア）の電流集中を緩和するものの、ビア２１ｂ（下層配線側のビア）に流れる電流はビア２１ａと比較して電流集中しやすい構造になっている。また、電流値について計算すると、図１の場合よりも図２の場合のほうが更に電流集中しやすくなっていることもわかる。
このように、スタックドビア構造では、最下層の配線と接続された電流進行方向の先端側のビアで最も電流集中が発生しやすくなる。ジュール発熱は電流量の２乗で影響を受けるので、この電流側の先端側のビアではジュール発熱が大きくなる。
そこで、本願発明者らは電流集中が生じやすいビアで生じた熱を効果的に放熱させるための配線構造を種々検討し、スタックドビア構造を構成する配線を、ビア構造外側に延伸・拡張させて放熱させる構成に想到した。以下、本発明の実施形態を詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を簡略にする。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について、図を参照して説明する。
図３（ａ）は、第１の実施形態に係る半導体装置を示す断面図である。なお、図３（ａ）は概略図であるためＬ２が実際より短く表されているが、後述するように、Ｌ２は好ましくはＬ１の６倍以上となっている。なお、図３（ａ）は、複数のビア２１、２２の中心を通る縦方向断面である。
図３（ａ）に示すように、本実施形態の半導体装置は、半導体からなる基板（図示せず）の上方に形成された複数の層間絶縁膜の第１配線層内に形成された配線１１と、配線１１上の第２配線層内に形成された配線１２と、配線１２上の第３配線層内に形成された配線１３と、配線１１と配線１２とをそれぞれ接続する複数のビア２１と、配線１２と配線１３とをそれぞれ接続する複数のビア２２とを備えている。複数のビア２１は配線１１と配線１２との間で互いに並列に形成されたビア２１ａとビア２１ｂを含み、複数のビア２２は配線１２と配線１３との間で互いに並列に形成されたビア２２ａとビア２２ｂを含んでいる。
ビア２１ａとビア２２ａとは平面的に見て少なくとも一部が重なっており、スタックドビア４５ａを構成し、ビア２１ｂとビア２２ｂとは平面的に見て少なくとも一部が重なっており、スタックドビア４５ｂを構成する。すなわち、配線１３と配線１１とは複数のビア２１、２２で構成されたスタックドビア構造により電気的に接続されている。
配線１１、１２、１３の構成材料は導電体であればよく、例えばＣｕ（銅）やＣｕ合金、Ａｌ（アルミニウム）、タングステン、ポリシリコン、シリサイド、チタン（Ｔｉ）又はタンタル（Ｔａ）などであってもよい。配線材料はタングステン、シリコン（ポリ、シリサイド）、Ｔｉ又はＴａを含んだ金属化合物ビア２１、２２の構成材料も金属であればよく、例えばＣｕやタングステン（Ｗ）などであってもよい。
ビア２１ａ、２１ｂおよびビア２２ａ、２２ｂは、それぞれある程度の狭いピッチで並べられている。このようなスタックドビア構造は、信号配線等で用いられる多層配線と比較して電流経路における抵抗が低く電圧降下（ＩＲドロップ）が最小となるため、電源供給部など大電流を供給する部分で好ましく使用される。
図３（ａ）に示す半導体装置の場合、動作時の電流は上層の配線１３から下層の配線１１に向かって流れる。
本実施形態の半導体装置では、配線１２が、複数のビア２１のうち、配線１２の一方の端部（配線端）に最も近いビア２１ｂ、すなわち配線１１、１２における電流進行方向の先端側のビア２１ｂの形成位置から上述した配線１２の一方の端部に向かって、ビア２１ｂのビア幅Ｌ１の６倍以上の長さＬ２だけ拡張された拡張部１２ｘを有している点が図１に示す半導体装置と異なっている。なお、本実施形態の半導体装置では、スタックドビア４５ｂの端の位置はビア２１ｂの端の位置とほぼ一致している。
ここで、ビア２１ｂのビア幅とは、複数のビア２１が形成された領域における配線１２の拡張方向において、配線１２と接触する部分でのビア２１ｂの長さを指すものとする。すなわち、拡張部が形成された配線に接続するビアのビア幅とは、当該拡張部の拡張方向において、当該配線と接触する部分でのビアの長さを指す。
この構成においては、拡張部１２ｘにはビアが直接接続されていないので、拡張部１２ｘには動作時に実質的に電流経路が形成されない。なお、「実質的に電流経路が形成されない」とは、ビア２２ｂの端の位置がビア２１ｂの端の位置に比べて拡張部１２ｘの延伸方向に多少ずれた場合も許容することを意味する。
このような構成によれば、拡張部１２ｘでジュール熱がほぼ生じないので、拡張部１２ｘを放熱体として機能させることができる。すなわち、熱伝導率の高い配線１２に拡張部１２ｘを形成することにより、配線１２はＬ２の長さ分の表面積（周囲長）を稼ぐことができる。熱は、配線と配線間の層間絶縁膜との接触部分で放散されるので、拡張部１２ｘを介して電流が集中するビア２１ｂで発生するジュール熱を効果的に放熱することができ、ＥＭ耐性を大きく向上させることができる。そのため、下層配線に接続されたビア２１ｂのビア幅を拡げられない場合であっても大きな電流を流すことができる。
なお、本実施形態の半導体装置において、配線１２の配線幅と配線１３の配線幅とは異なっていてもよいが、ほぼ同じであってもよい。ここで、「ほぼ同じ」とは、加工ばらつき等による配線幅のばらつきを含んでいてもよいことを意味する。また、ここでいう配線幅とは、基板上方から見たときの拡張長さ方向に対して垂直な方向の幅のことである。配線１３の上層にさらに１層以上の上層配線が形成されていてもよいが、このような場合、中間層の配線となる配線１２、１３の配線幅を同じとし、電源供給配線などに用いられる最上層配線の配線幅よりも小さくすることで、空き領域に効果的に拡張部１２ｘを配置することができる。特に、配線１２と配線１３の配線幅が同じ最小幅の場合、回路面積を最小にしつつ、ＥＭ耐性を向上させることができるので、中間層の配線（配線１２、１３）のいずれかの配線幅を大きくする場合に比べて面積を縮小することができる。
なお、「中間層の配線」とは、複数の配線層内に設けられた配線のうち最下層配線及び最上層配線以外の配線層内に形成された配線のことをいうものとする。
また、図３（ａ）では拡張部１２ｘは直線上に延びているが、渦巻き状など曲線部を有する形状や、屈曲部を有する形状などであってもよい。この場合でも、拡張部１２ｘの伸長方向に沿った長さＬ２がビア幅Ｌ１の６倍以上あればよい。
また、配線１１や配線１２などの配線は、線状のものに限られない。例えば、配線１２のうち拡張部１２ｘとそれ以外の部分とで配線幅を変えてもよいし、複数のビア２１、２２が設けられた領域における配線１１、１２の配線幅が配線長よりも長い形状であってもよい。ただし、拡張部を線状とする場合の方がより小さい面積で同等の効果を得ることができるので、好ましい。
次に、拡張部１２ｘの長さＬ２とビア２１ｂのビア幅Ｌ１との関係について説明する。図３（ｃ）は、スタックドビア構造を有する半導体装置において、配線の拡張部の長さ比率と放熱効果ΔＴとの関係のシミュレーション結果を示す図である。ここでは、図３（ｂ）に示すような複数のビア２１、拡張部１２ｘを有する配線１２、複数のビア２２、及び配線１３を備えた半導体装置において、拡張部の長さＬ２を変化させた場合の、ビア２１ｂの直上位置での配線１２の温度を計算した。図３（ｃ）の縦軸ΔＴは、現実的なレイアウト上の限界まで拡張部１２ｘを延ばした場合の放熱による温度変化を１とした場合に対する、温度変化の割合を示しており、横軸は（拡張部１２ｘの長さＬ２）／（電流集中するビア２１ｂのビア幅Ｌ１）を示している。
本実施形態のスタックドビア構造では、拡張部１２ｘには電流が流れないのでジュール熱が発生しない。そのため、拡張部１２ｘは、電流集中しやすいビア２１ｂで生じるジュール熱を効果的に放熱できる放熱体として機能する。
図３（ｃ）に示す結果から、拡張部１２ｘの放熱体としての放熱効果ΔＴは、拡張部長さとビア幅の長さ比率であるＬ２／Ｌ１が１〜６までの範囲で急激に、６以上では緩やかに上昇することが分かる。よって、十分な放熱効果を得るためには、少なくとも拡張部長さとビア幅の長さ比率を６以上に設定するのが好ましいことと言える。これにより、ビアで発生する熱を効果的に放熱できる構成を実現できる。
しかしながら、実際のレイアウト等では拡張部１２ｘの長さを十分に取ることができない場合も想定でき、その場合は拡張部長さとビア幅との比率を５程度としてもある程度の放熱効果が得られるので、拡張部１２ｘを設けない場合に比べて大電流を流してもＥＭの発生をある程度低減することができる。なお、拡張部１２ｘの放熱効果は拡張部１２ｘの長さＬ２が少なくともビア幅Ｌ１より大きければある程度得ることができる。
また、レイアウト上十分な領域が存在する場合は、Ｌ２／Ｌ１比率を８以上とすれば更なる放熱効果が期待できるためより好ましく、Ｌ２／Ｌ１比率が１０以上の区間では放熱効果の上昇率が小さくなっていることから、Ｌ２／Ｌ１比率を１０以上とすればさらに好ましい。
なお、図３（ｃ）はビア幅Ｌ１を固定して拡張部１２ｘの長さＬ２を変化させた場合のシミュレーション結果であるが、実用的な範囲でビア幅Ｌ１を変更した場合でもこれと同様の結果が得られる。
次に、スタックドビア構造を有する本実施形態の半導体装置を、参考例に係る半導体装置と比較して説明する。
図４は、第３の参考例に係る半導体装置を示す断面図である。
図４に示す本参考例に係る半導体装置では、配線１２の拡張部１２ｘと配線１３とを接続するビア２２ｃがさらに設けられ、それ以外の構成は本実施形態の半導体装置と同様である。ビア２２ｃは複数のビア２１のいずれともスタックドビアを構成していない。なお、ビア２２ｃの抵抗はビア２２ａ、２２ｂの抵抗と等しいとする。
本参考例の半導体装置では、上層配線から下層配線に電流が流れる場合、ビア２２ｃにも電流が回り込む。
そのため、ビア２１ｂには本実施形態の半導体装置におけるよりも多くの電流が流れ、ジュール発熱によりＥＭ耐性が低下してしまう。また、配線１２の拡張部１２ｘには電流が流れるため放熱体として十分に機能しない。このように、拡張部１２ｘを放熱体として十分に機能させるためには、動作時に電流経路となるビア２２ｃを接続しないようにすることが必要である。
−第１の変形例に係る半導体装置−
図５（ａ）は、第１の実施形態の第１の変形例に係る半導体装置におけるスタックドビア構造を示す斜視図（左図）、及び配線１２の平面図（右図）であり、（ｂ）は、第２の参考例に係る半導体装置におけるスタックドビア構造を示す斜視図（左図）、及び配線１２の平面図（右図）である。
本変形例に係る半導体装置では、複数のビア２１のうち配線１１、１２の電流進行方向の先端部に位置するビア２１ｂを中心として、第２配線層内の配線１２がＸ方向と、Ｘ方向に交差するＹ方向（配線幅方向）に延びている。なお、図５（ａ）ではＸ方向と拡張部１２ｙの延伸方向とが直交する例を示している。
このように、配線１２が、延伸方向に沿って延びる拡張部１２ｘに加えて当該延伸方向と交差する方向に沿って延びる拡張部１２ｙを有していることで、更に高い放熱効果を得ることができ、ＥＭ耐性を向上させることができる。
なお、拡張部１２ｘと同様に、拡張部１２ｙの長さは、ビア幅の６倍以上であれば効果的に放熱効果を向上させるので好ましく、ビア幅の８倍以上であればさらに放熱効果を向上させることができるので、さらに好ましい。ただし、この場合のビア幅は拡張部１２ｙの延伸方向におけるビア２１と配線１２との接触部分の長さをいうものとする。
ここで、図５（ｂ）に示すように、第２の参考例に係る半導体装置として、配線１２をＸ方向（ビア形成領域における配線１２の延伸方向；配線長方向）およびＹ方向に拡張しつつ、配線１２の体積を図５（ａ）に示す半導体装置と同等にした例について考えてみる。
このように、単純に配線幅を幅広化したスタックドビア構造の場合は、熱が放散される面、すなわち拡張部１２ｘ、１２ｙの配線表面積が図５（ａ）に示す本変形例に係る配線の拡張部分の配線表面積と比べて小さくなっていることが分かる。
具体的に、拡張部１２ｘ、１２ｙの配線周囲長（配線表面積に相当）は、本変形例の半導体装置（図５（ａ））で３Ｌ１＋６Ｌ２となり、第２の参照例の半導体装置（図５（ｂ））での配線１２の拡張部分の配線周囲長は３Ｌ１＋２Ｌ２となる。
このため、十分な放熱効果が得られるＬ２＝６Ｌ１の条件下では、図５（ａ）に示す本変形例での配線周囲長は、図５（ｂ）に示す本参考例と比較して２．６倍大きくなっている。第２の参考例に係るように、配線１２をビア２１ｂの外方へ板状に拡げた場合であってもビア２１から一方の端部までの長さＬ２をビア幅Ｌ１の６倍以上とすることで放熱効果は改善するが、本変形例に係る半導体装置はさらに放熱効果が高い構造であることが分かる。
なお、図５（ａ）に示す例では、拡張部１２ｙがビア２１ｂから見て両側に突き出ているが、配線レイアウトの要請に応じていずれか一方にのみ設けられていてもよい。また、図５（ａ）に示すＸ方向に十分な空きスペースがない場合などには、拡張部１２ｘを設けずに拡張部１２ｙのみを設けてもよい。
また、拡張部１２ｘの長さがビア２１ｂのビア幅の６倍以上ある場合には、既に高い放熱効果を有しているので、拡張部１２ｙの長さはビア幅の６倍以下であっても一定の放熱効果を確保することができる。
また、図５（ａ）では複数のビア２２はビア２２ａとビア２２ｂを含んでいるが、ビア２１ａのみ設けられていてもよい。
また、拡張部１２ｙは直線状であってもよいがこれに限られず、例えば屈曲部または曲線部を有する形状であってもよい。この場合でも、拡張部１２ｙの延伸方向に沿った長さＬ２がビア幅Ｌ１の６倍以上であればより好ましい。
−第２の変形例に係る半導体装置−
図６は、第１の実施形態の第２の変形例に係る半導体装置を示す断面図である。
図６に示すように、本変形例に係る半導体装置は、４層配線で構成したスタックドビア構造を有している。すなわち、本変形例に係る半導体装置は、半導体からなる基板（図示せず）の上方に形成された複数の層間絶縁膜中に下から順に積層された第１配線層内の配線１１、第２配線層内の配線１２、第３配線層内の配線１３、及び第４配線層内の配線１４と、配線１１と配線１２とをそれぞれ接続する複数のビア２１と、配線１２と配線１３とをそれぞれ接続する複数のビア２２と、配線１３と配線１４とをそれぞれ接続する複数のビア２３とを備えている。配線１１は最下層配線、配線１４は最上層配線であり、配線１２、１３は中間層の配線となっている。
複数のビア２１は互いに並列に配置されたビア２１ａ、２１ｂを含んでおり、複数のビア２２は互いに並列に配置されたビア２２ａ、２２ｂを含んでおり、複数のビア２３は互いに並列に配置されたビア２３ａ、２３ｂを含んでいる。ビア２１ａ、２２ａ、２３ａはスタックドビア４５ａを構成し、ビア２１ｂ、２２ｂ、２３ｂはスタックドビア４５ｂを構成する。これら複数のビア２１、２２、２３はそれぞれある程度の狭いピッチで並べられている。このようなスタックドビア構造は、通常の多層配線と比較して電流経路における抵抗が低く電圧効果（ＩＲドロップ）が最小となるため、電源供給部など大電流を供給する部分で好ましく使用される。
図６に示す半導体装置の場合、動作時の電流は上層の配線１４から下層の配線１１に向かって流れる。
本変形例の半導体装置では、配線１２が、複数のビア２１のうち、配線１２の一方の端部に最も近いビア２１ｂの形成位置から上述した配線１２の一方の端部に向かって、ビア２１ｂのビア幅Ｌ１の６倍以上の長さＬ２だけ延伸された拡張部１２ｘを有している。ビア２１ｂは、配線１１、１２における電流進行方向の先端側のビアである。
なお、本変形例の半導体装置では、スタックドビア４５ｂの端の位置とビア２１ｂの端の位置とは一致している。拡張部１２ｘには配線１１または配線１２に接続されるビアが形成されていないので、動作時に電流経路が形成されない。
この構成によれば、拡張部１２ｘでジュール熱が生じないので、拡張部１２ｘを放熱体として機能させることができる。すなわち、熱伝導率の高い配線１２に拡張部１２ｘを形成することにより、配線１２はＬ２の長さ分の表面積（周囲長）を稼ぐことができる。熱は、配線と配線間の層間絶縁膜との接触部分で放散されるので、拡張部１２ｘを介して電流が集中するビア２１ｂで発生するジュール熱を効果的に放熱することができ、ＥＭ耐性を大きく向上させることができる。
また、拡張部１２ｘの放熱効果は拡張部１２ｘの長さＬ２がビア幅Ｌ１の６倍未満（１倍以上）であっても存在するが、Ｌ２がＬ１の６倍以上であれば電流が集中しやすいビア２１ｂで発生する熱を効果的に放熱できるので好ましい。拡張部１２ｘの長さＬ２がビア幅Ｌ１の８倍以上であればさらに放熱効果が大きくなるので好ましく、拡張部１２ｘの長さＬ２がビア幅Ｌ１の１０倍以上であれば一層好ましい。
ここで、このように配線層数が多いスタックドビア構造の場合におけるビア２１ｂに流れる電流は、配線１２に流れる電流分だけ図１の場合においてビア２１ｂに流れる電流よりも大きくなる。そのため、配線層数が多いスタックドビア構造の場合、ビア２１ｂで発生するジュール熱をより効果的に放熱できる本変形例のような構成は非常に有効である。
なお、本変形例に係る半導体装置においても、第１の変形例に係る半導体装置と同様に、ビア２１ｂが形成された位置から配線１２の配線幅方向に向かって延伸された拡張部１２ｙが配線１２に形成されていれば、さらに放熱効果が向上するので好ましい。
また、配線１２だけでなく、中間層の配線である配線１３にもビア２２ｂが形成された位置（スタックドビア４５ｂの端）からビア形成領域における配線１３の端部へと拡張する拡張部が形成されていれば、さらに放熱効果を向上させることができるので好ましい。
また、図６では４層配線で構成されたスタックドビア構造を示しているが、５層配線、６層配線など、５層以上の配線で構成されたスタックドビア構造あっても本変形例に係る半導体装置と同様の放熱効果が期待できる。この場合に、中間層の配線の少なくとも１つ以上に拡張部が形成されていればよく、中間層の配線すべてに拡張部が形成されていてもよい。
また、中間層の配線である配線１２、１３の配線幅はほぼ同じであってもよい。ここでいう配線幅とは、基板の上方から見たときの拡張長さ方向に対して垂直な方向の幅のことである。
（第２の実施形態）
図７は、本発明の第２の実施形態に係る半導体装置を示す断面図である。
本実施形態の半導体装置は、スタックドビア構造が２層配線で構成されており、複数のビア２１によって基板１０に接続された配線１１に拡張部１１ｘが形成されている点が図３（ａ）に示す第１の実施形態に係る半導体装置と異なっている。
すなわち、本実施形態の半導体装置は、半導体からなる基板１０の上方に下から順に積層された第１配線層内の配線１１及び第２配線層内の配線１２と、基板１０と配線１１とをそれぞれ接続する複数のビア２１と、配線１１と配線１２とをそれぞれ接続する複数のビア２２とを備えている。複数のビア２１は、例えば基板１０のうちの不純物拡散層などに接続される。
複数のビア２１は互いに並列に配置されたビア２１ａ、２１ｂを含んでおり、複数のビア２２は互いに並列に配置されたビア２２ａ、２２ｂを含んでいる。ビア２１ａ、２２ａはスタックドビア４５ａを構成し、ビア２１ｂ、２２ｂはスタックドビア４５ｂを構成する。これら複数のビア２１、２２はそれぞれある程度の狭いピッチで並べられている。このようなスタックドビア構造は、通常の多層配線と比較して電流経路における抵抗が低く電圧効果（ＩＲドロップ）が最小となるため、電源供給部など大電流を供給する部分で好ましく使用される。
図７に示す半導体装置の場合、動作時の電流は配線１２から基板１０に向かって流れる。
本実施形態の半導体装置では、配線１１が、複数のビア２１のうち、配線１１の一方の端部に最も近いビア２１ｂの形成位置から上述した配線１１の一方の端部に向かって拡張する拡張部１１ｘを有している。ビア２１ｂは、基板１０、配線１１における電流進行方向の先端側のビアである。なお、本実施形態の半導体装置では、スタックドビア４５ｂの端の位置とビア２１ｂの端の位置とは一致している。拡張部１１ｘには基板１０または配線１２に接続されるビアが形成されていないので、動作時に電流経路が形成されない。
この構成によれば、拡張部１１ｘでジュール熱が生じないので、拡張部１１ｘを放熱体として機能させることができる。すなわち、熱伝導率の高い配線１１に拡張部１１ｘを形成することにより、配線１１はＬ２の長さ分の表面積（周囲長）を稼ぐことができる。熱は、配線と層間絶縁膜との接触部分で放散されるので、拡張部１１ｘを介して電流が集中するビア２１ｂで発生するジュール熱を効果的に放熱することができ、ＥＭ耐性を大きく向上させることができる。
拡張部１１ｘの長さＬ２が少なくともビア２１ｂのビア幅Ｌ１より大きければ放熱効果を得ることができるが、拡張部１１ｘの長さＬ２がビア幅Ｌ１の６倍以上であれば、ビア２１ｂで生じる熱を効果的に放熱できるので、好ましい。
なお、拡張部１１ｘの長さＬ２がビア２１ｂのビア幅Ｌ１の８倍以上とすると、拡張部１１ｘによる放熱効果がさらに向上する。拡張長さＬ２がビア幅Ｌ１の１０倍以上とすると、拡張部１１ｘによる放熱効果がより一層向上するので、さらに好ましい。
なお、ビア２１ｂが基板１０に接続されている場合は、ビア２１ｂが下層配線に接続された場合よりもＥＭ耐性がある程度大きくなるので、本実施形態の半導体装置では、第１の実施形態に係る半導体装置に比べてより大きな電流を流すことが可能となる。
なお、配線１１だけでなく配線１２にも、ビア２２ｂから外方へ向かって拡張する拡張部を形成すれば、放熱効果をさらに向上させることができるので好ましい。
また、図７では基板１０と２層配線とで構成されたスタックドビア構造について説明したが、３層以上の配線と基板１０とで構成されたスタックドビア構造であっても本実施形態と同様の放熱効果を得ることができ、ＥＭの発生を抑えつつ、上層配線から基板へと大電流を流すことができる。
−第２の実施形態の具体例−
図８（ａ）は、アナログドライバ回路などを構成する並列トランジスタにスタックドビア構造を使用した第４の参考例に係る半導体装置のセルのレイアウトを示す図であり、（ｂ）は、アナログドライバ回路などを構成する並列トランジスタに第２の実施形態に係るスタックドビア構造を適用した具体例のレイアウトを示す図である。
図８（ａ）、（ｂ）の例では、基板上にゲート電極３０ａ、３０ｂが設けられ、基板のうちゲート電極３０ａ、３０ｂの両側方に位置する領域にソース／ドレイン領域となる不純物拡散層３５が形成されている。基板の上方には、ゲート電極３０ａ、３０ｂの延伸方向と直交する方向に延びる配線１２ａ、１２ｂが形成され、トランジスタのソース領域と配線１２ａとはソース側の複数のビア２１、２２及び配線１１を介して電気的に接続されている。トランジスタのドレイン領域と配線１２ｂとはドレイン側の複数のビア２１、２２を介して電気的に接続されている。
トランジスタに電流が流れる際に、配線またはビア部の許容電流が律速した場合、図８（ａ）に示す第４の参考例では、スタックドビアを構成するビア２１、２２をゲート電極３０ａ、３０ｂの延伸方向に２列配置し、配線１１の配線幅（ゲート電極３０ａ、３０ｂと直交する方向の幅）を大きくする必要がある。これによって配線１１または複数のビア２１、２２での許容電流を増やすことができる。この際に、セル幅は図８（ａ）に示す長さａが必要になる。
一方、本具体例に係る半導体装置では、３本の配線１１はそれぞれビア２１ｂが形成された位置からゲート電極３０ａ、３０ｂに平行な方向に向かって拡張部１１ｘが延びている。拡張部１１ｘがビア２１ｂで生じるジュール熱を効果的に放熱するので、本具体例に係る半導体装置では、複数のビア２１でＥＭが発生するのを抑えることができ、複数のビア２１、２２により大きな電流を流すことが可能になる。その結果、複数のビア２１、２２をそれぞれ１列配置とし、配線１１の配線幅を小さくすることが可能となる。
よって、例えば配線１１の拡張部１１ｘの向きを交互に入れ替えるように配置することで、セル幅は図８（ｂ）に示す長さｂ（ｂ＜ａ）とすることができる。そのため、本具体例に係る半導体装置によれば、第３の参考例に係るレイアウトと同等の電流を流す場合に、セル面積を縮小することができる。
（第３の実施形態）
図９（ａ）は、本発明の第３の実施形態に係る半導体装置を示す断面図である。
本実施形態に係る半導体装置は、半導体からなる基板（図示せず）の上方に下から順に積層された第１配線層内の配線１１、第２配線層内の配線１２、及び第３配線層内の配線１３と、配線１１と配線１２とをそれぞれ接続する複数のビア２１と、配線１２と配線１３とを接続するビア２２とを備えている。配線１２は、配線１１に流れる電流の進行方向の先端部のビア２１ｂの端から拡張された拡張部１２ｘを有している。ビア２１ａ、２１ｂは平面的に見てビア２２とそれぞれ一部が重なっており、ビア２２とスタックドビア４５を構成する。
本実施形態に係る半導体装置では、上層の配線１３に接続されるビア２２の個数が下層の配線１１に接続されたビア２１の個数よりも少なくなっている。また、配線１３の配線幅、配線高さ（厚さ）はそれぞれ配線１１、１２の例えば２倍となっており、この場合、配線１３の断面積は配線１１、１２の断面積の例えば４倍となっている。配線１１と配線１２との間で並列に配置された複数のビア２１はそれぞれある程度の狭いピッチで並べられている。さらに、ビア２２のビア幅は、ビア２１の各々のビア幅の約２倍となっている。
このようなスタックドビア構造は、通常の多層配線と比較して電流経路における抵抗が低く電圧効果（ＩＲドロップ）が最小となるため、電源供給部など大電流を供給する部分で好ましく使用される。
特に、本実施形態に係る半導体装置では、上層配線の断面積をそれより下層の配線の断面積よりも大きくし、上層配線に接続されたビアの幅も大きくしているので、第１の実施形態、第２の実施形態及びこれらの変形例に係る半導体装置と比較して大電流を供給することができる。
本実施形態に係る半導体装置では、配線１３から配線１１へと電流が流れ、配線１１、１２における電流進行方向の先端側のビア２１ｂが設けられた位置から配線１２の一方の端部に向かって長さＬ２の拡張部１２ｘが拡張されている。熱伝導率の高い配線１２に拡張部１２ｘを形成することにより、配線１２はＬ２の長さ分の表面積（周囲長）を稼ぐことができる。熱は、配線と配線間の層間絶縁膜との接触部分で放散されるので、拡張部１２ｘを介して電流が集中するビア２１ｂで発生するジュール熱を効果的に放熱することができ、ＥＭ耐性を大きく向上させることができる。
拡張部１２ｘの長さＬ２は、ビア２１ｂのビア幅Ｌ１以上であれば放熱効果を有するが、Ｌ１の６倍以上とすることで、電流が集中しやすいビア２１ｂで発生する熱を効果的に放熱できるので好ましい。拡張部１２ｘの長さＬ２がビア幅Ｌ１の８倍以上、１０倍以上であればそれぞれ一層好ましい。
このようなスタックドビア構造は、例えばスタンダードセルに電流を供給する電源部、Ｉ／Ｏ（入出力）セルの電源部、あるいはアナログ回路のドライバ部などに好ましく適用される。
また、配線１２は、電流進行方向の先端部に位置するビア２１ｂから配線長方向（Ｘ方向）に拡張された拡張部と、Ｘ方向と交差するＹ方向に拡張した拡張部とを有していてもよい。
また、拡張部１２ｘは、配線１１及び配線１２と接続するビアを持たないことが好ましい。
また、拡張部を設ける配線は、配線１２だけに限られず、複数層の配線に拡張部を形成すればより好ましい。
なお、本実施形態では３層配線で構成されたスタックドビア構造を示しているが、４層配線、５層配線等、さらに多層の配線で構成されたスタックドビア構造であってもよい。
また、配線１１の配線幅とその上の配線１２の配線幅とがほぼ等しくてもよい。
図９（ａ）では、ビア２２が１個のみ形成された例を示しているが、２個以上形成されていてもよい。
また、図９（ｂ）は、２層配線と基板１０とでスタックドビア構造が構成されている本実施形態の半導体装置の変形例を示す断面図である。２層配線の場合、上層の配線１２の断面積を配線１１の断面積の２倍程度に大きくし、ビア２２のビア幅をビア２１のビア幅の例えば２倍程度にした上で、配線１１にビア２１ｂの形成位置からビア２１ｂの外方へと拡張する拡張部１１ｘが形成される。
このようなスタッドビア構造であっても第１の具体例に係る半導体装置と同様の効果を得ることができる。
（第４の実施形態）
図１０（ａ）は、本発明の第４の実施形態に係る半導体装置を示す断面図である。同図に示すように、本実施形態に係る半導体装置では、半導体からなる基板（図示せず）の上方に下から順に積層された第１配線層内の配線１１、第２配線層内の配線１２、及び第３配線層内の配線１３と、配線１１と配線１２とをそれぞれ接続する複数のビア２１と、配線１２と配線１３とを接続する複数のビア２２とを備えている。配線１２は、複数のビア２１のうち、配線１２の一方の端部に最も近いビア２１ｂ、すなわち配線１２に流れる電流の進行方向の先端部のビア２１ｂの端から拡張された拡張部１２ｘを有している。複数のビア２１は互いに並列に配置されたビア２１ａ、２１ｂを含み、複数のビア２２は互いに並列に配置されたビア２２ａ、２２ｂを含んでいる。これら複数のビア２１、２２はそれぞれある程度の狭いピッチで並べられている。このようなスタックドビア構造は、通常の多層配線と比較して電流経路における抵抗が低く電圧効果（ＩＲドロップ）が最小となるため、電源供給部など大電流を供給する部分で好ましく使用される。
本実施形態の半導体装置は、上述のスタックドビア構造において、配線１２の拡張部１２ｘ上に形成されたダミービア２２ｘと、ダミービア２２ｘ上に位置し、配線１３と同一配線層内に形成され、配線１３とは電気的に分離されたダミー配線１３ｘとをさらに備えている点が、図３（ａ）に示す第１の実施形態の半導体装置と異なっている。
図１０（ａ）に示す例では、電流は配線１３から配線１１に向かって流れる。拡張部１２ｘ、ダミービア２２ｘ、ダミー配線１３ｘには実質的に電流は流れない。
本実施形態の半導体装置は、配線１２が、少なくともビア２１ｂのビア幅Ｌ１より大きい長さＬ２の拡張部１２ｘを備えていることで、拡張部１２ｘを放熱体として機能させることができる。さらに、配線１３とは電気的に分離されたダミー配線１３ｘと、拡張部１２ｘとダミー配線１３ｘとを接続するダミービア２２ｘが形成されているので、ダミービア２２ｘ及びダミー配線１３ｘも放熱体として機能させることができる。このため、本実施形態に係る半導体装置によれば、第１の実施形態に係る半導体装置に比べてより放熱効果を向上させることができる。
なお、他の実施形態と同様に、拡張部１２ｘの放熱効果を十分に大きくするために、拡張部１２ｘの長さＬ２はビア２１ｂのビア幅の６倍以上であることが好ましく、８倍以上、１０倍以上であればより一層好ましい。
また、ダミービア２２ｘは１個でもよいが、２個以上設けられていればより好ましい。ダミー配線１３ｘはできる限り配線長さを長く拡張する方が好ましい。
また、配線１２は、電流進行方向の先端部に位置するビア２１ｂから配線長方向（Ｘ方向）に拡張された拡張部と、Ｘ方向と交差するＹ方向に拡張した拡張部とを有していてもよい。
また、拡張部を設ける配線は、配線１２だけに限られず、複数層の配線に拡張部を形成すればより好ましい。
なお、本実施形態では３層配線で構成されたスタックドビア構造を示しているが、４層配線、５層配線等、さらに多層の配線で構成されたスタックドビア構造であってもよい。
また、配線１１の配線幅とその上の配線１２の配線幅とがほぼ等しくてもよく、配線１２の配線幅と配線１３の配線幅とがほぼ等しくてもよい。
また、図１０（ｂ）は、本実施形態の第１の変形例に係る半導体装置を示す断面図である。図１０（ａ）では３層配線で構成されたスタックドビア構造を示しているが、図１０（ｂ）に示すように、基板１０と２層配線で構成されたスタックドビア構造であってもよい。本変形例では、配線１１が放熱体となる拡張部１１ｘを有し、拡張部１１ｘ上にダミービア２２ｘが形成され、ダミービア２２ｘ上に配線１３と同一配線層内のダミー配線１３ｘが形成されている。
このような構成であっても、拡張部１１ｘ、ダミービア２２ｘ、ダミー配線１３ｘを放熱体として機能させることができ、ＥＭ耐性を向上させ、大電流を流すことが可能となる。
また、この構成において配線層数をさらに増やし、３層以上の配線層と基板とでスタックドビア構造を構成してもよい。
図１０（ｃ）は、本実施形態の第２の変形例に係る半導体装置を示す断面図である。
本実施形態の半導体装置において、スタックドビア構造を４層以上の配線とこれらを接続するビアとで構成した場合、ダミー配線も多層とし、ダミー配線間を接続するダミービアをさらに形成してもよい。
図１０（ｃ）に示す第２の変形例に係る半導体装置では、配線１３の上方に最上層配線として配線１４を設け、配線１３と配線１４とを接続し、互いに並列に配置された複数のビア２３を有している。
配線１２は拡張部１２ｘを有しており、拡張部１２ｘの上方に、配線１３と同じ配線層内に配置され、配線１３と電気的に分離されたダミー配線１３ｘと、配線１４と同じ配線層内に配置され、配線１４と電気的に分離されたダミー配線１４ｘとが下から順に積層されている。拡張部１２ｘとダミー配線１３ｘとはダミービア２２ｘによって接続され、ダミー配線１３ｘとダミー配線１４ｘとはダミービア２３ｘによって接続されている。
このような構成をとることにより、上層配線と同じ層内に形成されたダミー配線と、これらダミー配線間を接続するダミービアを放熱体として機能させることができるので、さらに効果的にビアで発生する熱を放熱することができ、ＥＭ耐性を向上させることができる。そのため、下層配線が微細化された場合などであってもスタックドビア構造を用いて大きな電流を流すことが可能となる。特に、上層の配線層は下層の配線層に比べてスペースの余裕が大きいので、ダミー配線１４ｘを長く延ばして放熱効果を容易に高めることができる。また、図１０（ｂ）に示すような、基板に接続されるスタックドビア構造の場合も同様に、ダミー配線１３ｘの上方に更に１又は２以上のダミー配線を形成してもよい。
図１１（ａ）は、本実施形態の第３の変形例に係る半導体装置を示す断面図である。同図に示すように、配線１２の拡張部１２ｘの上にダミービアとダミー配線を形成する代わりに、拡張部１２ｘの下にダミービアとダミー配線を形成してもよい。
すなわち、本変形例の半導体装置には、図３に示す第１の実施形態の半導体装置の構成に加え、配線１２の拡張部１２ｘの下方に、配線１１と同じ配線層内に配置され、配線１１と電気的に分離されたダミー配線１１ｙと、ダミー配線１１ｙとが形成されている。ダミー配線１１ｙ、ダミービア２１ｘには動作時に実質的に電流は流れない。
このような構成では、拡張部１２ｘと同様に、ダミービア２１ｘ及びダミー配線１１ｙを放熱体として機能させることができる。従って、拡張部１２ｘ、ダミービア２１ｘ、ダミー配線１１ｙを介して電流が集中するビア２１ｂで発生するジュール熱を効果的に放熱することができ、ＥＭ耐性を大きく向上させることができる。
また、図１１（ｂ）は、本実施形態の第４の変形例に係る半導体装置を示す断面図である。同図に示ように、複数のビア２１、複数のビア２２、配線１１、１２、基板１０とで構成されるスタックドビア構造において、拡張部１１ｘと基板１０内に形成されたダミー拡散層３７とを接続するダミービア２１ｘを形成してもよい。
この場合、ビア２１ａ、２１ｂは例えば基板１０内に形成された不純物拡散層６０に接続されるが、ダミービア２１ｘが接続されるダミー拡散層３７は素子分離領域４０などによって不純物拡散層６０と電気的に分離され、電気的に浮遊状態となっている。
この例では、ビア２１ｂで生じたジュール熱は配線１１の拡張部１１ｘを介してダミービア２１ｘ、ダミー拡散層３７に伝達されるので、拡張部１１ｘ、ダミービア２１ｘ、ダミー拡散層３７を放熱体として機能させることができる。そのため、スタックドビア構造内のビアで発生したジュール熱を効果的に放熱でき、ＥＭ耐性が向上している。
なお、以上で説明した実施形態やその変形例、具体例に係る半導体装置において、各配線やビアの形状、構造、構成材料等は本発明の趣旨を逸脱しない範囲で適宜変更可能である。
本発明の一例に係るスタックドビア構造は、例えば、多層配線を有する半導体集積回路で使用されるセル電源やアナログドライバ回路など、種々の回路に有用である。
１０ 基板
１１ｘ、１２ｘ、１２ｙ 拡張部
１１、１２、１２ａ、１２ｂ、１３、１４ 配線
１１ｙ、１３ｘ、１４ｘ ダミー配線
２１、２２、２３ （複数の）ビア
２１ａ、２１ｂ、２２ａ、２２ｂ、２３ａ、２３ｂ ビア
２１ｘ、２２ｘ、２３ｘ ダミービア
３０ａ、３０ｂ ゲート電極
３５、６０ 不純物拡散層
３７ ダミー拡散層
４０ 素子分離領域
４５、４５ａ、４５ｂ スタックドビア

Claims (18)

  1. 基板の上または上方に形成された複数の第１のビアと、前記複数の第１のビア上に形成された第１の配線と、前記第１の配線上に形成された複数の第２のビアと、前記複数の第２のビア上に形成された第２の配線とを含むスタックドビア構造を備え、
    前記複数の第１のビアのうち、前記第１の配線の一方の端部に最も近い第１のビアと、前記複数の第２のビアのうち、前記第１の配線の一方の端部に最も近い第２のビアとは平面的に見て少なくとも一部が重なっており、
    前記第１の配線の配線抵抗と前記第２の配線の配線抵抗は互いに等しく、
    前記複数の第１のビアの各抵抗と前記複数の第２のビアの各抵抗は互いに等しく、
    前記第１の配線の一方の端部に最も近い前記第１のビアは、前記複数の第１のビアのうちで前記第１の配線に流れる電流の進行方向の先端に位置するビアであり、
    前記第１の配線は、前記第１の配線の一方の端部に最も近い前記第１のビアの端の位置から前記一方の端部に向かって、前記第１のビアのビア幅の６倍以上拡張された第１の拡張部を有している半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記基板は前記複数の第１のビアによって前記第１の配線に接続されている半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記基板上方であって、前記第１の配線の下に形成された第３の配線をさらに備えている半導体装置。
  4. 請求項１〜３のうちいずれか１項に記載の半導体装置において、
    前記第１の配線は、前記第１の配線の一方の端部に最も近い前記第１のビアの端の位置から前記第１の拡張部の拡張方向と交差する方向に向かって拡張する第２の拡張部を有している半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第２の拡張部の長さは前記第１のビアの前記第１の拡張部の拡張方向と交差する方向におけるビア幅の６倍以上である半導体装置。
  6. 請求項１〜５のうちいずれか１項に記載の半導体装置において、
    前記第２の配線の上方に、１層以上形成された上層配線と、
    前記第２の配線と前記上層配線との間を電気的に接続し、前記複数の第１のビアおよび前記複数の第２のビアと平面的に見て少なくとも一部が重なる上層ビアとをさらに備えている半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第２の配線及び前記上層配線のうち、最上層配線を除く中間層の配線の少なくとも一つには、前記第２のビアまたは前記上層ビアの端の位置から前記中間層の配線のそれぞれの端部に向かって拡張された第３の拡張部が形成されている半導体装置。
  8. 請求項６または７に記載の半導体装置において、
    前記複数の第１のビアは最下層配線に接続されたビアであり、
    前記上層配線のうち、最上層配線に接続された前記上層ビアのビア幅は、前記第１のビアのビア幅の２倍以上である半導体装置。
  9. 請求項６または７に記載の半導体装置において、
    前記複数の第１のビアは最下層配線に接続されたビアであり、
    前記上層配線のうち、最上層配線に接続された前記上層ビアの数は前記複数の第１のビアの数よりも少ない半導体装置。
  10. 請求項１〜５のうちいずれか１項に記載の半導体装置において、
    前記第２の配線が最上層配線であり、
    前記複数の第１のビアは最下層配線に接続されたビアであり、
    前記第２のビアのビア幅は、前記第１のビアのビア幅の２倍以上である半導体装置。
  11. 請求項１〜１０のうちいずれか１項に記載の半導体装置において、
    前記第１の拡張部の上に形成された第１のダミービアと、
    前記第１のダミービア上であって、前記第２の配線と同じ配線層内に形成され、前記第
    ２の配線と電気的に接続されない第１のダミー配線とが形成されている半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記第１のダミー配線の上方に１層以上形成された上層ダミー配線と、
    前記第１のダミー配線と前記上層ダミー配線との間に形成された上層ダミービアとをさらに備えている半導体装置。
  13. 請求項３に記載の半導体装置において、
    前記第１の拡張部の下に形成された第２のダミービアと、
    前記第２のダミービアの下であって、前記第３の配線と同じ配線層内に形成され、前記第３の配線と電気的に接続されない第２のダミー配線とをさらに備えている半導体装置。
  14. 請求項２に記載の半導体装置において、
    前記基板は、不純物を含み、前記複数の第１のビアに接続された拡散層と、不純物を含み、前記拡散層と電気的に分離されたダミー拡散層とを有しており、
    前記第１の拡張部と前記ダミー拡散層とを直接接続する第３のダミービアをさらに備えている半導体装置。
  15. 請求項１〜１４のうちいずれか１項に記載の半導体装置において、
    前記第１の配線の幅は、前記第２の配線の幅とほぼ等しい半導体装置。
  16. 請求項１〜１５のうちいずれか１項に記載の半導体装置において、
    前記第１の拡張部は、前記第１の配線の一方の端部に最も近い前記第１のビアの端の位置から前記一方の端部に向かって、前記第１のビアのビア幅の８倍以上延伸されたものである半導体装置。
  17. 請求項１〜１６のうちいずれか１項に記載の半導体装置において、
    前記第１の拡張部は屈曲部または曲線部を有している半導体装置。
  18. 請求項１〜１７のうちいずれか１項に記載の半導体装置において、
    前記第１の拡張部には前記第２の配線に接続されたビアが形成されておらず、
    前記第１の拡張部には動作時に電流経路が形成されない半導体装置。
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