JP2007235157A - 半導体集積回路装置及びその製造方法 - Google Patents
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Abstract
【解決手段】多層配線構造を備えた半導体集積回路装置において、多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層(領域C参照)とは異なる経路で上層側に延びる熱伝導部33,35,37を備えている(領域A,E,F参照)。領域Aにおいて、完全空乏型SOIトランジスタのゲート動作により発生した熱は、コンタクト層19、メタル配線層M1、ビア層21、メタル配線層M2に伝導され、さらに熱伝導部33を介して最上層のメタル配線層M6まで伝導され、絶縁層17の上面側から放熱される。これにより、半導体集積回路装置の温度上昇を低減することができる。
【選択図】図1
Description
本発明は、半導体素子の発熱に起因する半導体集積回路装置の温度上昇を低減することができる半導体集積回路装置及びその製造方法を提供することを目的とするものである。
熱伝導部により、半導体素子で発生する熱を半導体集積回路装置の上層側に放熱することができるので、半導体集積回路装置の温度上昇を低減することができる。
例えばメタル配線層M3からM6の各メタル配線層において、ダミーメタル39は上面側から見て同じ座標位置に形成されている(図2(B)参照)。
ダミーメタル39を熱伝導部として用いる場合、メタル配線層M3からM6の各メタル配線層をビア層25,27,29を介して接続する(図1の領域F及び図2(A)参照)。これにより、配線層間に蓄えられた熱も上層側に伝導することができ、半導体集積回路装置の温度上昇をさらに低減することができる。
図1に示した実施例と異なる点は、領域A及びFにおいてメタル配線層M6上の絶縁層17に、放熱用開口部41がそれぞれ形成されていることである。放熱用開口部41は製造工程数を増加させないためにパッド開口部31と同時に形成されたものであることが好ましい。
例えば最小配線グリッド相当のフィードセル57の素子分離膜15上に最下層のメタル配線層M1からなる電源ラインVDD、グランドラインGND及び信号配線53が形成されている。さらに、信号配線53に接続された、ビア層21,23,25,27,29及びメタル配線層M2,M3,M4,M5,M6からなる熱伝導部55を備えている。
インバータセルA’とインバータセルB’の間にフィードセル57が配置されている。インバータセルA’の出力ラインOUT1とインバータセルB’の入力ラインIN2はフィードセル57の信号配線53を介して接続されている。
また、上記の実施例において、フィードセル57における各メタル配線層M2〜M6の面積は任意である。
スタンダードセルライブラリ、ネットリスト、タイミング制約等の情報に基づいて、各スタンダードセルをチップ上のどの位置に配置するかを決定することにより、スタンダードセルを配置する(ステップS1)。
3 埋込み絶縁層
5 単結晶シリコン層
7 SOI基板
9 ソース又はドレイン領域
11 ゲート酸化膜
13 ゲート電極
15 素子分離膜
17 絶縁層
19 コンタクト層
21,23,25,27,29 ビア層
31 パッド開口部
33,35,37 熱伝導部
M1,M2,M3,M4,M5,M6 メタル配線層
Claims (14)
- 半導体基板又はSOI基板からなる支持基板上に形成された半導体素子と、支持基板上の絶縁膜中に形成された多層配線構造を備えた半導体集積回路装置において、
多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層とは異なる経路で上層側に延びる熱伝導部を備えていることを特徴とする半導体集積回路装置。 - 前記熱伝導部は最上層の配線層を含んでいる請求項1に記載の半導体集積回路装置。
- 前記熱伝導部を構成する最上層の配線層上の絶縁膜に開口部が形成されている請求項2に記載の半導体集積回路装置。
- 半導体素子としてMOSトランジスタを含み、前記熱伝導部はMOSトランジスタのゲート電極に直接又は信号伝送用の接続孔及び金属配線層を介して接続されている請求項1、2又は3のいずれかに記載の半導体集積回路装置。
- 半導体素子としてMOSトランジスタを含み、前記熱伝導部はMOSトランジスタのソース又はドレイン領域に直接又は信号伝送用の接続孔及び金属配線層を介して接続されている請求項1から4のいずれかに記載の半導体集積回路装置。
- 半導体素子としてMOSトランジスタを含み、前記熱伝導部はMOSトランジスタを電気的に分離するための素子分離膜に直接接続されている請求項1から5のいずれかに記載の半導体集積回路装置。
- 前記MOSトランジスタは、完全空乏型SOIトランジスタ、部分空乏型SOIトランジスタ又はSONトランジスタである請求項4、5又は6のいずれかに記載の半導体集積回路装置。
- 前記熱導電部は、電気的配線としては使用されていないダミーメタルを含み、各層において前記ダミーメタルは同じ座標に配置されており、異なる層で同じ座標位置のダミーメタルが接続孔を介して接続されている請求項1から7のいずれかに記載の半導体集積回路装置。
- 複数の半導体素子を含む回路を機能ごとに機能ブロック化し、複数の機能ブロックを配置する方式の半導体集積回路装置において、
機能ブロックの一部又は全部が請求項1から8のいずれかに記載の熱伝導部を1又は複数備えていることを特徴とする半導体集積回路装置。 - 前記熱伝導部は、機能ブロック内のゲート電極の熱容量に応じて配置されている請求項9に記載の半導体集積回路装置。
- 複数の半導体素子を含む回路を機能ごとに機能ブロック化し、複数の機能ブロックを配置する方式の半導体集積回路装置において、
機能ブロック間に隙間を埋めるフィードセルが配置されている領域を含み、前記フィードセルの一部又は全部が請求項1から8のいずれかに記載の熱伝導部を1又は複数備えていることを特徴とする半導体集積回路装置。 - 前記熱伝導部を備えたフィードセルは、フィードセル近傍の機能ブロック内のゲート電極の熱容量に応じて配置されている請求項11に記載の半導体集積回路装置。
- 複数の半導体素子を含む回路を機能ごとに機能ブロック化し、各機能ブロックをスタンダードセルとしてライブラリーに保持しておき、複数のスタンダードセルを配置するスタンダードセル方式の半導体集積回路装置の製造方法において、
スタンダードセルには、多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層とは異なる経路で上層側に延びる熱伝導部を備えたものを含むことを特徴とする半導体集積回路装置の製造方法。 - スタンダードセルには機能ブロック間の隙間を埋めるフィードセルも含まれており、それらのフィードセルには、多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層とは異なる経路で上層側に延びる熱伝導部を備えたものを含む請求項13に記載の半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007112561A JP4675352B2 (ja) | 2007-04-23 | 2007-04-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002232551A Division JP3976089B2 (ja) | 2002-08-09 | 2002-08-09 | 半導体集積回路装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007235157A true JP2007235157A (ja) | 2007-09-13 |
JP4675352B2 JP4675352B2 (ja) | 2011-04-20 |
Family
ID=38555361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007112561A Expired - Fee Related JP4675352B2 (ja) | 2007-04-23 | 2007-04-23 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4675352B2 (ja) |
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---|---|
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A131 | Notification of reasons for refusal |
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A977 | Report on retrieval |
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A521 | Written amendment |
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