JPH10294371A - 半導体集積回路のセルライブラリおよびレイアウト設計方法 - Google Patents
半導体集積回路のセルライブラリおよびレイアウト設計方法Info
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- JPH10294371A JPH10294371A JP10295997A JP10295997A JPH10294371A JP H10294371 A JPH10294371 A JP H10294371A JP 10295997 A JP10295997 A JP 10295997A JP 10295997 A JP10295997 A JP 10295997A JP H10294371 A JPH10294371 A JP H10294371A
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Abstract
(57)【要約】
【課題】 多層配線技術を用いた半導体集積回路の設計
においては、特に長距離配線の部分などに下位の配線層
が使用されると、上位の配線層を使用した場合に比較し
て配線遅延が大きくなり、動作速度が十分に上がらな
い。 【解決手段】 本発明では、長距離配線を駆動するセル
には論理設計時に駆動能力の高いセル１０２が割り当て
られることを利用し、駆動能力の高いセル１０２の出力
ピン１０８の配線層として駆動能力の低いセル１０１の
配線層よりも上位の配線層を割り当て、それにより配置
配線時に長距離配線の部分で上位の配線層が使用される
比率を高め、動作速度の向上を実現する。
においては、特に長距離配線の部分などに下位の配線層
が使用されると、上位の配線層を使用した場合に比較し
て配線遅延が大きくなり、動作速度が十分に上がらな
い。 【解決手段】 本発明では、長距離配線を駆動するセル
には論理設計時に駆動能力の高いセル１０２が割り当て
られることを利用し、駆動能力の高いセル１０２の出力
ピン１０８の配線層として駆動能力の低いセル１０１の
配線層よりも上位の配線層を割り当て、それにより配置
配線時に長距離配線の部分で上位の配線層が使用される
比率を高め、動作速度の向上を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
スタンダードセル方式のスタンダードセルライブラリお
よびそのライブラリを用いたレイアウト設計方法に関す
るものである。
スタンダードセル方式のスタンダードセルライブラリお
よびそのライブラリを用いたレイアウト設計方法に関す
るものである。
【０００２】
【従来の技術】従来のスタンダードセル方式による半導
体集積回路の設計においては、一般的にスタンダードセ
ルライブラリのレイアウト中の出力ピンは１つの配線層
で付けられており、更に、これは固定されたものである
ため、配置配線時に出力ピンからの配線層が変えること
もできない。
体集積回路の設計においては、一般的にスタンダードセ
ルライブラリのレイアウト中の出力ピンは１つの配線層
で付けられており、更に、これは固定されたものである
ため、配置配線時に出力ピンからの配線層が変えること
もできない。
【０００３】
【発明が解決しようとする課題】近年の半導体プロセス
技術の発展により、半導体チップにおいて１チップ上に
搭載できる回路規模がますます増加すると共に、配線層
においては４層、５層といった多層配線技術が用いられ
るようになりつつある。
技術の発展により、半導体チップにおいて１チップ上に
搭載できる回路規模がますます増加すると共に、配線層
においては４層、５層といった多層配線技術が用いられ
るようになりつつある。
【０００４】このような多層配線技術が重要視される背
景としては、半導体チップの面積を小さくし製造コスト
を低減させることも当然ながら、ますます高速化する動
作周波数に対応するためでもある。
景としては、半導体チップの面積を小さくし製造コスト
を低減させることも当然ながら、ますます高速化する動
作周波数に対応するためでもある。
【０００５】面積の縮小は回路間の距離を縮めることに
つながり、当然ながら高速化に寄与するものであるが、
それに加えて、上位の配線層を積極的に活用することに
より、回路の高速化を計ることが可能となる。これは製
造工程上の制約により、一般的に以下のような傾向があ
るためである。
つながり、当然ながら高速化に寄与するものであるが、
それに加えて、上位の配線層を積極的に活用することに
より、回路の高速化を計ることが可能となる。これは製
造工程上の制約により、一般的に以下のような傾向があ
るためである。
【０００６】下位の配線層はその上下が他の拡散層に挟
まれているため、単位あたりの容量が上位の配線層に比
べて大きくなる。また、多層配線の製造工程においては
上位の配線層の断線などの製造不良を避けるために、下
位の配線層をできるだけ平坦化する必要があるが、その
ために下位の配線層の膜厚は上位の配線層の膜厚よりも
薄くしなければならない。このために下位の配線層では
上位の配線層に比べて、更に容量が増大する。
まれているため、単位あたりの容量が上位の配線層に比
べて大きくなる。また、多層配線の製造工程においては
上位の配線層の断線などの製造不良を避けるために、下
位の配線層をできるだけ平坦化する必要があるが、その
ために下位の配線層の膜厚は上位の配線層の膜厚よりも
薄くしなければならない。このために下位の配線層では
上位の配線層に比べて、更に容量が増大する。
【０００７】また、トランジスタを形成する拡散層は金
属配線層よりも下位にあり、その各部分への接続には下
位の配線層が使用されるため、必然的に下位の配線層は
密集することになり、集積度を向上させるためには下位
の配線層の配線幅を狭くする必要がある。これに対して
上位の配線層は下位の配線層に比較して配線幅を広くす
ることが可能である。このため、下位の配線層の配線抵
抗は上位の配線層の配線抵抗に比較して一般的に高くな
ることになる。
属配線層よりも下位にあり、その各部分への接続には下
位の配線層が使用されるため、必然的に下位の配線層は
密集することになり、集積度を向上させるためには下位
の配線層の配線幅を狭くする必要がある。これに対して
上位の配線層は下位の配線層に比較して配線幅を広くす
ることが可能である。このため、下位の配線層の配線抵
抗は上位の配線層の配線抵抗に比較して一般的に高くな
ることになる。
【０００８】上記のような種々の理由から、高速な動作
を目指すためには、より上位の配線層を多用する方がよ
いことが分かる。しかし、セルの出力ピンの配線層が下
位の配線層のままであればセル間を接続するために使用
される金属配線は下位の配線層の比率が高くなる。これ
を回避するためには、セルの出力ピンの配線層として上
位の配線層を使用すればよいが、全てのセルの出力ピン
の配線層が上位の配線層であると、その配線パターン自
身が邪魔となって全体的な配線効率が低下し、集積度が
低下する。
を目指すためには、より上位の配線層を多用する方がよ
いことが分かる。しかし、セルの出力ピンの配線層が下
位の配線層のままであればセル間を接続するために使用
される金属配線は下位の配線層の比率が高くなる。これ
を回避するためには、セルの出力ピンの配線層として上
位の配線層を使用すればよいが、全てのセルの出力ピン
の配線層が上位の配線層であると、その配線パターン自
身が邪魔となって全体的な配線効率が低下し、集積度が
低下する。
【０００９】
【課題を解決するための手段】前記課題を解決するた
め、本発明は、スタンダードセルの出力ピンの配線層と
して複数の配線層を与えることにより、特に配線遅延の
大きくなる長距離配線を駆動する駆動能力の大きいセル
の出力ピンの配線層を上位の配線層とし、短距離配線を
駆動する駆動能力の小さいセルの出力ピンの配線層を下
位の配線層とすることによって、配線工程での効率低下
を招くことなく、長距離配線に対して上位の配線層が使
用される比率を高めることにより動作速度を向上させ
る。
め、本発明は、スタンダードセルの出力ピンの配線層と
して複数の配線層を与えることにより、特に配線遅延の
大きくなる長距離配線を駆動する駆動能力の大きいセル
の出力ピンの配線層を上位の配線層とし、短距離配線を
駆動する駆動能力の小さいセルの出力ピンの配線層を下
位の配線層とすることによって、配線工程での効率低下
を招くことなく、長距離配線に対して上位の配線層が使
用される比率を高めることにより動作速度を向上させ
る。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて説明する。
て、図を用いて説明する。
【００１１】ここでは、説明を簡単化するため、４層金
属配線プロセスを用いることと、セルライブラリとし
て、全ての論理機能の実現を可能とする２入力NAND（２
入力論理積の反転出力）ゲートを使用することとし、更
にそのゲートの駆動能力として高駆動、低駆動の２種類
のセルを用意するものとする。
属配線プロセスを用いることと、セルライブラリとし
て、全ての論理機能の実現を可能とする２入力NAND（２
入力論理積の反転出力）ゲートを使用することとし、更
にそのゲートの駆動能力として高駆動、低駆動の２種類
のセルを用意するものとする。
【００１２】図１は請求項１におけるセルライブラリの
レイアウトを簡単に示した図であり、１０１は低駆動の
セル、１０２は高駆動のセル、１０３、１０４、１０
６、１０７はそれぞれのセルの入力ピンの配線、１０
５、１０８はそれぞれのセルの出力ピンの配線パターン
である。ここでは図に示されているように、低駆動のセ
ルの出力ピン１０５の配線層には下位の配線層である２
層が与えられ、高駆動のセルの出力ピン１０８の配線層
には上位の配線層である４層が与えられている。このよ
うなライブラリを使用して機能ブロックの自動配置配線
を行なった結果を表したものが図２である。ここでは簡
単のために２ヶ所の接続のみを図示する。図２におい
て、２０１は高駆動のセル、２０２、２０３、２０４は
低駆動のセルであり、セル２０１はセル２０２を駆動
し、セル２０３はセル２０４を駆動する。図２から分か
るように、高駆動セル２０１の出力ピンの配線層は４層
を使用しているため、セル２０２への接続においては４
層の金属配線が多用されている。これに対し、図３は従
来のセルライブラリのレイアウトを簡単に示したもので
あり、３０１は低駆動のセル、３０２は高駆動のセル、
３０３、３０４、３０６、３０７はそれぞれのセルの入
力ピンの配線、３０５、３０８はそれぞれのセルの出力
ピンの配線パターンである。ここでは、出力ピンの配線
層として２層のみが用いられている。このようなライブ
ラリを使用して機能ブロックの自動配置配線を行なった
結果を表したものが図４である。ここでも簡単のために
２ヶ所の接続のみを図に示す。図４において、４０１は
高駆動のセル、４０２は低駆動のセルであり、セル４０
１はセル４０２を駆動する。図２と図４の比較から明ら
かなように、本発明によれば、上位の配線層が使用され
る割合が高くなり、動作速度の向上に寄与することが可
能となる。
レイアウトを簡単に示した図であり、１０１は低駆動の
セル、１０２は高駆動のセル、１０３、１０４、１０
６、１０７はそれぞれのセルの入力ピンの配線、１０
５、１０８はそれぞれのセルの出力ピンの配線パターン
である。ここでは図に示されているように、低駆動のセ
ルの出力ピン１０５の配線層には下位の配線層である２
層が与えられ、高駆動のセルの出力ピン１０８の配線層
には上位の配線層である４層が与えられている。このよ
うなライブラリを使用して機能ブロックの自動配置配線
を行なった結果を表したものが図２である。ここでは簡
単のために２ヶ所の接続のみを図示する。図２におい
て、２０１は高駆動のセル、２０２、２０３、２０４は
低駆動のセルであり、セル２０１はセル２０２を駆動
し、セル２０３はセル２０４を駆動する。図２から分か
るように、高駆動セル２０１の出力ピンの配線層は４層
を使用しているため、セル２０２への接続においては４
層の金属配線が多用されている。これに対し、図３は従
来のセルライブラリのレイアウトを簡単に示したもので
あり、３０１は低駆動のセル、３０２は高駆動のセル、
３０３、３０４、３０６、３０７はそれぞれのセルの入
力ピンの配線、３０５、３０８はそれぞれのセルの出力
ピンの配線パターンである。ここでは、出力ピンの配線
層として２層のみが用いられている。このようなライブ
ラリを使用して機能ブロックの自動配置配線を行なった
結果を表したものが図４である。ここでも簡単のために
２ヶ所の接続のみを図に示す。図４において、４０１は
高駆動のセル、４０２は低駆動のセルであり、セル４０
１はセル４０２を駆動する。図２と図４の比較から明ら
かなように、本発明によれば、上位の配線層が使用され
る割合が高くなり、動作速度の向上に寄与することが可
能となる。
【００１３】図５は請求項２におけるライブラリのレイ
アウトを簡単に示した図であり、５０１は低駆動のセ
ル、５０２は高駆動のセル、５０３、５０４、５０６、
５０７はそれぞれのセルの入力ピンの配線、５０５、５
０８はそれぞれのセルの出力ピンの配線パターンであ
る。ここで、５０８はスタックドビアの配置により２
層、３層、４層でのいずれの配線層での出力も可能なピ
ンとして定義されている。このようなライブラリを使用
して請求項４に示されるレイアウト設計方法によって機
能ブロックの自動配置配線を行なった結果は図２と同等
の結果になる。この時、配置終了の段階で各配線の配線
長が見積もられ、配線距離が長いと判断された、２０１
から２０２への接続を駆動するセル２０１の出力ピンの
配線層として４層が選択され、その後に配線工程の処理
が行なわれる。
アウトを簡単に示した図であり、５０１は低駆動のセ
ル、５０２は高駆動のセル、５０３、５０４、５０６、
５０７はそれぞれのセルの入力ピンの配線、５０５、５
０８はそれぞれのセルの出力ピンの配線パターンであ
る。ここで、５０８はスタックドビアの配置により２
層、３層、４層でのいずれの配線層での出力も可能なピ
ンとして定義されている。このようなライブラリを使用
して請求項４に示されるレイアウト設計方法によって機
能ブロックの自動配置配線を行なった結果は図２と同等
の結果になる。この時、配置終了の段階で各配線の配線
長が見積もられ、配線距離が長いと判断された、２０１
から２０２への接続を駆動するセル２０１の出力ピンの
配線層として４層が選択され、その後に配線工程の処理
が行なわれる。
【００１４】また、図６は請求項３におけるライブラリ
のレイアウトを簡単に示した図であり、６０１は低駆動
のセル、６０２は高駆動のセル、６０３、６０４、６０
６、６０７はそれぞれのセルの入力ピンの配線、６０
５、６０８はそれぞれのセルの出力ピンの配線パターン
である。ここで、６０５、６０８はスタックドビアの配
置により２層、３層、４層でのいずれの配線層での出力
も可能な仮想的なピンとして定義されており、実際の配
線パターンは備えていない。このようなライブラリを使
用して請求項５に示されるレイアウト設計方法によって
機能ブロックの配置配線を行なった結果は図２と同等の
結果になる。この時、配置終了の段階で各配線の配線長
が見積もられ、配線距離が短いと判断された、２０３か
ら２０４への接続を駆動するセル２０１の出力ピンの配
線層として２層が選択され、配線距離が長いと判断され
た２０１から２０２への接続を駆動するセル２０１の出
力ピンの配線層として４層が選択され、それぞれの配線
層に必要なスタックドビアおよび配線パターンが発生さ
れ、その後に配線工程の処理が行なわれる。
のレイアウトを簡単に示した図であり、６０１は低駆動
のセル、６０２は高駆動のセル、６０３、６０４、６０
６、６０７はそれぞれのセルの入力ピンの配線、６０
５、６０８はそれぞれのセルの出力ピンの配線パターン
である。ここで、６０５、６０８はスタックドビアの配
置により２層、３層、４層でのいずれの配線層での出力
も可能な仮想的なピンとして定義されており、実際の配
線パターンは備えていない。このようなライブラリを使
用して請求項５に示されるレイアウト設計方法によって
機能ブロックの配置配線を行なった結果は図２と同等の
結果になる。この時、配置終了の段階で各配線の配線長
が見積もられ、配線距離が短いと判断された、２０３か
ら２０４への接続を駆動するセル２０１の出力ピンの配
線層として２層が選択され、配線距離が長いと判断され
た２０１から２０２への接続を駆動するセル２０１の出
力ピンの配線層として４層が選択され、それぞれの配線
層に必要なスタックドビアおよび配線パターンが発生さ
れ、その後に配線工程の処理が行なわれる。
【００１５】
【発明の効果】以上説明したように本発明によれば、駆
動能力の高いセル、換言すれば長配線長のノードを駆動
するセルの出力ピンの配線層として、より上位の配線層
を割り当てるため、長配線長の部分の配線として上位の
配線層が使用される比率が高くなり、回路のより高速な
動作を実現することが可能となる。また、その際、請求
項３および５に示す発明によれば、出力ピンの配線層と
して、セル間の配線時に邪魔となる出力ピンが最低限必
要なものしか与えられなくなるため、全体の配線効率を
低下させることもない。
動能力の高いセル、換言すれば長配線長のノードを駆動
するセルの出力ピンの配線層として、より上位の配線層
を割り当てるため、長配線長の部分の配線として上位の
配線層が使用される比率が高くなり、回路のより高速な
動作を実現することが可能となる。また、その際、請求
項３および５に示す発明によれば、出力ピンの配線層と
して、セル間の配線時に邪魔となる出力ピンが最低限必
要なものしか与えられなくなるため、全体の配線効率を
低下させることもない。
【図１】本発明の実施の形態におけるスタンダードセル
のレイアウトの簡略図
のレイアウトの簡略図
【図２】図１に示すセルを用いた機能ブロックのレイア
ウトの簡略図
ウトの簡略図
【図３】従来の技術によるスタンダードセルのレイアウ
トの簡略図
トの簡略図
【図４】従来の技術によるセルを用いた機能ブロックの
レイアウトの簡略図
レイアウトの簡略図
【図５】本発明の実施の形態におけるスタンダードセル
のレイアウトの簡略図
のレイアウトの簡略図
【図６】本発明の実施の形態におけるスタンダードセル
のレイアウトの簡略図
のレイアウトの簡略図
１０１，１０２ セル １０３，１０４，１０６，１０７ 入力ピン １０５，１０８ 出力ピン
Claims (5)
- 【請求項１】 スタックドビアと多層金属配線を有する
半導体集積回路の設計に使用するスタンダードセルライ
ブラリであり、 前記ライブラリ中の少なくとも１つ以上のセルの出力ピ
ンの金属配線層が他のセルの出力ピンの金属配線層と異
なることを特徴とするスタンダードセルライブラリ。 - 【請求項２】 スタックドビアと多層金属配線を有する
半導体集積回路の設計に使用するスタンダードセルライ
ブラリであり、 前記ライブラリ中の少なくとも１つのセルの出力ピンの
金属配線層として複数の配線層を与えたことを特徴とす
るスタンダードセルライブラリ。 - 【請求項３】 セルの出力ピンの配線層を仮想的なデー
タとして与えたことを特徴とする請求項２のスタンダー
ドセルライブラリ。 - 【請求項４】 自動配置配線による半導体集積回路のレ
イアウト設計において、請求項２のスタンダードセルラ
イブラリを使用し、 配線工程の前の配置工程後のセルの位置情報を元に各配
線長を見積り、 配線長の短い場合には該配線ノードを駆動するセルの出
力ピンの配線層として下位レベルの配線層を使用し、 配線長の長い場合には該配線ノードを駆動するセルの出
力ピンの配線層として上位レベルの配線層を使用し、 その後に配線工程を行なうことを特徴とする半導体集積
回路のレイアウト設計方法。 - 【請求項５】 自動配置配線による半導体集積回路のレ
イアウト設計において、請求項３のスタンダードセルラ
イブラリを使用し、 配線工程の前の配置工程後のセルの位置情報を元に各配
線長を見積り、 配線長の短い場合には該配線ノードを駆動するセルの出
力ピンの配線層として下位レベルの配線層を割り当て、 配線長の長い場合には該配線ノードを駆動するセルの出
力ピンの配線層として上位レベルの配線層を割り当て、 それぞれ割り当てられた配線層データおよびそれに付随
するビアデータを各セルに対して自動的に発生させ、 その後に配線工程を行なうことを特徴とする半導体集積
回路のレイアウト設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10295997A JPH10294371A (ja) | 1997-04-21 | 1997-04-21 | 半導体集積回路のセルライブラリおよびレイアウト設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10295997A JPH10294371A (ja) | 1997-04-21 | 1997-04-21 | 半導体集積回路のセルライブラリおよびレイアウト設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10294371A true JPH10294371A (ja) | 1998-11-04 |
Family
ID=14341342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10295997A Pending JPH10294371A (ja) | 1997-04-21 | 1997-04-21 | 半導体集積回路のセルライブラリおよびレイアウト設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10294371A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235157A (ja) * | 2007-04-23 | 2007-09-13 | Ricoh Co Ltd | 半導体集積回路装置及びその製造方法 |
| US7446417B2 (en) | 2002-08-09 | 2008-11-04 | Ricoh Company, Ltd. | Semiconductor integrated circuit device and fabrication method thereof |
-
1997
- 1997-04-21 JP JP10295997A patent/JPH10294371A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7446417B2 (en) | 2002-08-09 | 2008-11-04 | Ricoh Company, Ltd. | Semiconductor integrated circuit device and fabrication method thereof |
| US7930658B2 (en) | 2002-08-09 | 2011-04-19 | Ricoh Company, Ltd. | Semiconductor integrated circuit device and fabrication method thereof |
| JP2007235157A (ja) * | 2007-04-23 | 2007-09-13 | Ricoh Co Ltd | 半導体集積回路装置及びその製造方法 |
| JP4675352B2 (ja) * | 2007-04-23 | 2011-04-20 | 株式会社リコー | 半導体集積回路装置 |
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