JP3983480B2 - 電子回路装置及びその設計方法 - Google Patents
電子回路装置及びその設計方法 Download PDFInfo
- Publication number
- JP3983480B2 JP3983480B2 JP2001019566A JP2001019566A JP3983480B2 JP 3983480 B2 JP3983480 B2 JP 3983480B2 JP 2001019566 A JP2001019566 A JP 2001019566A JP 2001019566 A JP2001019566 A JP 2001019566A JP 3983480 B2 JP3983480 B2 JP 3983480B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- delay time
- crosstalk
- signal arrival
- arrival time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Description
【０００１】
【発明の属する技術分野】
本発明は，半導体集積回路（ＬＳＩ）、パッケージ内に実装される回路、印刷配線基板上に実装された電子回路装置およびシステムにおけるクロストークの低減に係わるものであり，特に配線により論理回路の入出力が接続される構成を有する汎用プロセッサ，信号処理プロセッサ，ＡＳＩＣ、ゲートアレイ、ＦＰＧＡ、画像処理プロセッサ、半導体メモリ、システムモジュール、メモリモジュール、コンピュータシステム、携帯機器システム等の電子論理回路装置への応用が可能なものである。
【０００２】
【従来の技術】
従来より，論理回路を実現する際には，セルやブロックと呼ばれる一定の論理機能を持った大小の回路を半導体集積回路チップ上またはパッケージ内または印刷基板上に配置後、各セルないし回路ブロックの入出力端子を金属配線を用いて結線する方法が用いられる。設計の対象となる半導体集積回路チップ（所謂、ＡＳＩＣ、ゲートアレー、ＦＰＧＡなど）、パッケージモジュール、基板上システムをより小さい面積で実現できれば経済的に有利となるため、上記のセルないしブロックや配線の集積密度または実装密度をできる限り大きくすることが望ましい。
【０００３】
このため半導体集積回路においては加工技術の微細化を進め、また実装技術においてはパッケージ内実装や基板実装の高密度化を進めてきた。しかしながら、小さい領域に多数の素子や配線を格納しようとすることにより、様々な問題が生じてくる。その一つの問題としてクロストークの問題がある。
【０００４】
クロストークとは、複数の配線を物理的に近い位置に配置した際に配線同士の間で生じてしまう信号の干渉である。一般に集積回路やシステムは仕様により与えられる目標周波数で動作することができるように、回路が処理すべき機能は一定の遅延時間内にその処理が終了するように設計される。その際に、上記クロストークを考慮せずに設計を行うと、信号干渉の影響から生じる遅延時間の変化を見落としてしまうために、半導体集積回路チップやシステムが目標周波数で動作しなくなるという状況が起こる。
【０００５】
半導体集積回路チップやシステムが目標の周波数で動作しなければ、再度設計のやり直しが必要となり、これは経済的、時間的に大きな損失となる。このような事態を避けるために、クロストークによる遅延時間の劣化を精度良く解析した上で、クロストークによる遅延時間劣化の問題を回避または低減することが必要となる。
【０００６】
クロストークによる遅延時間劣化の問題で困難なことは、信号の到達時刻によりその影響が変化することである。これは本発明者他によってProceedings of IEEE International ASIC/SOC Conference 1999、p9−p13 に記載された「Crosstalk Delay Analysis using Relatvie Window Method」（以下、参考文献１と呼ぶ）に示されている。
【０００７】
即ち、図１に示すように遅延時間の解析を行なおうとしている対象の配線（以下、着目配線またはビクティムと呼ぶ）における信号到達時刻（以下、ＶＳＡＴ：victim signal arrival timeとする）とそれに干渉を与える配線（以下、隣接配線またはアグレッサと呼ぶ）における信号到達時刻（以下、ＡＳＡＴ：aggressor signal arrival timeと呼ぶ）とのタイミングにより遅延時間が様々に変化（劣化）してしまうことである（以下、この変化値を遅延時間劣化値と呼ぶ）。なお、図１はビクティム、アグレッサの信号到達時刻の組み合わせに依存したディレイ劣化の例を説明するためのものであり、左側は回路構成図であり、右側はその回路に対応したディレイ劣化特性表を示している。
【０００８】
参考文献１では、これを取り扱うのに、ＶＳＡＴを基準としてＡＳＡＴを相対的に計った相対信号到達時刻（以下、ＲＳＡＴ：relative signal arrival timeとする）を用いている。ここでは、相対信号到達時刻 (ＲＳＡＴ) による遅延劣化値の変化を示す図２のように相対信号到達時刻を横軸とした遅延時間劣化値のグラフもしくはテーブルを、あらかじめビクティムとアグレッサを駆動するドライバの組み合わせごとに用意しておき、実際に生じたケースごとにこのグラフもしくはテーブルを引いて、遅延時間の劣化値を計算するというものである。
【０００９】
さらにこの問題を困難にしていることに、ＶＳＡＴとＡＳＡＴ自体が入力パターンに依存して変化してしまう点がある。図３はこれを示したものであり、左側は回路図の一例であり、右側はその回路に対応して入力パターン（信号伝達経路）に依存した信号到達時刻の変化を測定した特性表である。例えばある入力パターンの変化では、信号がｉｎ１からｎ１を経由してｎ２に伝達し、この場合のｎ２点での信号到達時刻は０．４０ｎｓである。ところが別の入力パターンの変化では信号がｉｎ３からｎ２に伝達し、この場合のｎ２点での信号到達時刻は０．１０ｎｓとなり、先の値から変化してしまう。このような理由からＲＳＡＴを一意に決定できないため、図２の劣化テーブルを単純には適用できなくなってしまう。
【００１０】
参考文献１ではこの問題に対して、相対ウィンドウと呼ばれる概念を利用して対処している。図４にその方法を示す。ＶＳＡＴとＡＳＡＴは入力パターンにより変化するため、ある１点の時刻としては得られない。従って、まずある幅を持ったウィンドウとしてＶＳＡＴとＡＳＡＴを計算する（図４ａ：ＶＳＡＴ及びＡＳＡＴウインドウ計算）。次に、ＲＳＡＴは一意には決定できないためその替わりに、ＲＳＡＴを幅を持ったウィンドウ（以下、相対ウィンドウと呼ぶ）として計算する（図４ｂ：相対ウインドウ計算）。ここで、相対ウィンドウとは、ＲＳＡＴが最小になる時から最大になる時までの範囲である。ＲＳＡＴが最小になるのは、ＡＳＡＴが最小でＶＳＡＴが最大になるときであり、一方ＲＳＡＴが最大になるのはＡＳＡＴが最大でＶＳＡＴが最小になるときである。最後に相対ウィンドウと、予め用意されている劣化テーブルとを用いて、相対ウィンドウのレンジ内でのワースト値を得ることにより、定量化された遅延時間劣化値を求めることができる（図４ｃ：ディレイ劣化値の取得）。
【００１１】
また、隣接配線が複数存在する場合のより詳細な解析方法としては、同じく本発明者他が発表したProceedings of IEEE Custom Integrated Circuits Conference 2000 p495-498 , Multi-aggressor Relative Window Method（以下、参考文献２と呼ぶ）がある。さて、クロストークによる遅延時間劣化を回避、低減するためには上記のような信号到達時刻の影響をより正確に計算・評価した上でこれを実現する必要がある。引用文献１では、ある着目配線を駆動するゲート出力部における信号到達時刻が広い幅を持っている場合に、信号が早く到着するパスに対してディレイゲートを挿入してパスごとの信号到達時刻を均一化し、着目配線における信号到達時刻を狭くして隣接配線の信号到達時刻から離すことでクロストークを低減する例、また、隣りあうトラック上にある２本の配線の信号到達時刻が近い場合に、そのうち一方の配線を別のトラックにある配線と入れ替えて信号到達時刻を離すことでクロストークを低減する例が示されている。また、特開平１１−４０６７７（以下、参考文献３と呼ぶ）には信号到達時刻のタイミングオーバーラップがある場合にディレイゲートを挿入して、クロストークエラーを解消する方法に関する記述がある。
【００１２】
【発明が解決しようとする課題】
以上説明したように空間的に狭い範囲に回路が実現されると、配線が互いに近い位置に配置されるため、クロストークにより遅延時間が劣化するという問題が生じる。クロストークによる遅延時間劣化は常に生じるわけではなく、着目する配線とそれに隣接する配線が時間的に近いタイミングで変化する時に生じる。しかしながら、入力パターンの変化に依存して着目配線、隣接配線におけるそれぞれの信号到達時刻が動的に変化するため、これを踏まえた上でクロストーク起因の遅延時間劣化を精度よく解析し、問題が生じる場合にのみこれを対策することが望ましい。
【００１３】
さて、通常LSIの設計は論理合成、配置、配線といったステップに分けて考えることができる。すなわち設計者は、まず、設計用言語で記述された論理回路を所謂論理合成ツールを用いて、どのようなゲートをどのように論理的に接続するかといった情報（所謂ネットリスト）を生成する。次に、そこで使用されたゲートの物理的な位置を決定（配置）する。最後に、配置されたゲート間の接続、すなわち配線を行う。ここで、クロストークによる遅延時間劣化の問題を解決するために、参考文献１や参考文献３で示されている方法としてディレイゲートを挿入する例が示されている。このようにディレイゲートを挿入するということは、回路で使用される論理ゲートに変化が生じるということを意味する。従って、上記３つのステップのうち論理合成ステップに変化が生じたこととなる。従って、これに伴い、それ以降の配置ステップ、配線ステップを再度行う必要が生じる。このような設計のやり直しはＬＳＩの設計作業（期間ないし工数）を増大させるために大きな問題となる。
【００１４】
上記をまとめると、入力パターンの変化に依存して着目配線、隣接配線におけるそれぞれの信号到達時刻が動的に変化することを踏まえた上でクロストーク起因の遅延時間劣化を低減する場合に、設計のやり直しをより少ない手間で実現することが課題となる。
【００１５】
さらに、参考文献３で示されている方法に関しては、信号到達時刻にタイミングオーバーラップがある場合に対するクロストーク低減手法となっているため、タイミングオーバーラップがない場合（図２における相対信号到達時刻が０以外の場合）に生じるクロストーク起因の遅延時間劣化を低減することはできないという課題もある。
【００１６】
本発明の目的は，クロストークを低減した電子回路装置及びその設計方法を提供することである。
本発明の他の目的は，入力信号パターンに依存して着目配線および隣接配線のそれぞれの信号到達時刻が動的に変化するような場合であっても、クロストークによる遅延時間劣化の小さい、高性能な集積回路や印刷基板上での電子回路システムの設計が効率的に実現できる手法を提供することである。
【００１７】
本発明の更に他の目的は、入力信号パターンに依存して着目配線および隣接配線のそれぞれの信号到達時刻が動的に変化するような場合に、着目配線と隣接配線間のクロストークに起因した遅延時間劣化の低減を設計作業の増大を小さくして実行する電子論理回路装置の設計方法を提供することである。
【００１８】
【課題を解決するための手段】
本発明は、入力パターンの変化に依存して着目配線、隣接配線におけるそれぞれの信号到達時刻が動的に変化することを踏まえた上でクロストーク起因の遅延時間劣化を低減する場合に、設計作業を増大させることなくこれを実現するための方法を与えるものである。このために、本発明は、互いに隣接する配線（ビクティム及びアグレッサ）における相対信号到達時刻の範囲（参考文献１の相対ウィンドウ）を計算した後、それらの位置関係に応じて遅延劣化量を計算し、その劣化量が設計制約を満足できずに問題となる場合にこれを低減する。
【００１９】
本発明に共通するクロストーク低減のしくみの原理は図５〜図７に示されているような方法に基づいている。図５〜図７は、相対信号到達時刻ＲＳＡＴを横軸とした遅延時間劣化値のグラフでどのようにして劣化が低減されるかを示したものである。
【００２０】
まず、図５では、対策前（表の上段）は、相対ウィンドウが遅延時間劣化カーブにおいてその値が０でない部分に掛かっており、劣化が生じている（図中のＤＤ）。これに対して、ある種の手段を用いてアグレッサの信号到達時刻ウィンドウを遅らせて対策することにより（表の下段）、相対ウィンドウが遅延時間劣化カーブにおいてその値が０でない部分に掛からないようになるため、遅延時間劣化値が０になる。
【００２１】
次に図６では、対策前（表の上段）は、やはり相対ウィンドウが遅延時間劣化カーブにおいてその値が０でない部分に掛かっており、劣化が生じている（図中のＤＤ）。これに対してある種の手段を用いて遅延時間劣化カーブを縮小すれば（表の下段）、相対ウィンドウが遅延時間劣化カーブにおいてその値が０でない部分に掛からないようになるため、遅延時間劣化値が０になる。
【００２２】
さらに図７では、対策前（表の上段）は、やはり相対ウィンドウが遅延時間劣化カーブにおいてその値が０でない部分に掛かっており、劣化が生じている（図中のＤＤ）。これに対してある種の手段を用いてアグレッサを対策前のものと異なるものに取り替える（ｖと隣接するものをａ１からａ２に取り替える）ことができれば（表の下段）、相対ウィンドウが変化し、遅延時間劣化カーブにおいてその値が０でない部分に掛からないようになるため、遅延時間劣化値が０になる。
なお、上記図５〜図７で示した例では、対策により遅延時間劣化値が完全に０になる場合を示したが、遅延時間劣化値が完全に０にならなくても、低減した分で設計制約を満足する場合はそれでよいことはいうまでもない。
【００２３】
さて、上記のような遅延時間劣化の低減を、設計作業を増大させることなく行うために、しきい電圧値（所謂、Ｖｔｈ）が異なるトランジスタによる論理ゲートを用いることによりこれを実現させることが可能となる。
【００２４】
これを示したのが図８である。まず、図８（ａ）においてＡ点からＢ点に至る経路、及びＣ点からＤ点に至る経路に対し、遅延時間に関するある設計制約が与えられているとする。今、図中の配線８０１と８０２が隣接しており、この部分でクロストークが生じている。クロストークがないものとして遅延時間を計算した場合にＡ点からＢ点に至る経路では設計制約が守られていても、クロストークによる遅延時間の劣化があるためにこの部分で設計制約違反が起こっているものとする。Ｃ点からＤ点に至る経路に関しては遅延時間の設計制約に余裕があるものとする。図８（ｂ）、図８（ｃ）は図８（ａ）の回路がチップ内に物理的に配置されて結線されている状況を示したものであり、それぞれチップ上面から見たＬＳＩチップ及びチップ内に配置されたセル列の概略平面図である。即ち，図８（ｂ）はチップイメージを、図８（ｃ）はその中のセル列を示したものである。図８（ａ）中のクロストークを起こしている配線８０１及び８０２は、図８（ｂ）では８０３及び８０４に、図８（ｃ）では８０５及び８０６に対応している。このような場合に、しきい値（所謂、Ｖｔｈ）が異なるゲートを用いて図５で示した原理に従い、クロストークの低減を図ることを試みる。配線８０５の信号到達時刻のウィンドウが図５におけるａ（アグレッサ）に対応し、配線８０６の信号到達時刻のウィンドウが図５におけるｖ（ビクテイム）に対応するものとする。今、論理ゲートｇ４は図５におけるアグレッサａを駆動するゲートであるが、これを最初に用いていたしきい値より高いしきい値のトランジスタで構成する。通常、しきい値の高いトランジスタで構成された論理ゲートは、しきい値が低いトランジスタで構成された論理ゲートよりも遅延時間が大きくなる。従って、アグレッサａでの信号到達時刻が遅れることとなる。これによって図５で示したように相対ウィンドウと遅延劣化量との関係が変化し、問題が解決されるのがわかる。しきい値の異なるトランジスタは、マスクを用いてイオン注入量を変化させたり、この部分の半導体基板電位を変化させることで実現することができる。いずれの場合も、論理合成、配置、配線というステップを経て実現された設計済みのデータに対してしきい値の変化のための処理を施せるため、論理合成、配置、配線というステップのやり直しを行う必要がない。このため、設計作業を増大させることなくクロストークの低減が実現可能となる。
【００２５】
さらに本発明は、配線の容量やインダクタンスの縦方向と横方向への結合比が異なる配線を組み合わせて遅延時間劣化の低減を実現するものである。これを示したのが図９である。図９（ａ）は、図８（ａ）と同様の回路図であり、遅延時間に関する設計制約などの条件も同様であるとする。今、クロストークを起こしている配線９０１と９０２は、図８（ｃ）と同様に図９（ｂ）にセル列上に配置されている論理ゲートどうしを接続する配線９０３と９０４となっている。これらの配線部分を拡大したものが、図９（ｃ）であり、配線９０３と９０４は配線９０５と９０６に対応している。図９（ｂ）及び（ｃ）はそれぞれチップ内に配置されたセル列及び配線トラックをチップ上面から見た概略平面図である。通常、設計ツールで配線を行う場合、ある一定の幅と間隔で設けた配線トラック上に配線を置くようにレイアウトされる。従って、配線９０５と配線９０６は図中で、隣合うトラックに同じ幅の配線として実現されている。ここで配線９０５の信号到達時刻のウィンドウが図６におけるｖに対応し、配線９０６の信号到達時刻のウィンドウが図６におけるａに対応するものとする。ここで、配線の幅が異なる配線トラックを部分的に設けた場合に、クロストークによる遅延時間劣化を低減することが可能となる。これを図９（ｄ）に示す。まず最初に配線を行った段階で図９（ａ）における配線９０１と９０２が、配線９０７と９０８のように隣接している同一幅の配線トラックに置かれたとする。この段階で相対ウィンドウを用いた遅延時間解析を行い、これらの配線がクロストークにより遅延時間劣化を起こすために設計制約違反となることがわかったとする。このような場合に配線９０１を、幅がより広い配線トラック上の配線９０９を（９０７の代わりに）使ってレイアウトすれば、クロストークを低減することが可能となる。なぜなら、ビクティムを幅が広い配線を用いて実現すれば、その配線自身の容量が大きく縦方向（即ち，積層された配線層では深さ方向）の容量の結合比率が大きくなり、隣接配線との横方向の容量の結合比率が小さくなるため、図６における遅延時間劣化カーブの縮小が可能となるためである。この場合にも、しきい値を変化させる場合と同様に論理ゲートの配置を変更する必要がないため設計作業を増大させずに済むこととなる。配線に関しては、変更が行われることになるが、これについても配線パターンの平面図である図１０（ａ）から（ｂ）への変更として実現される。従って、横方向の配線の配線トラックを変更することなく、図中の縦配線と横配線の接続ポイントを変更するといった局部的な変更で済む。このため他の配線への影響が小さく、やはり設計作業を増大させずに済むこととなる。
【００２６】
さらに本発明は、信号到達時刻のウィンドウの特性を考慮した配置をあらかじめ行った後、配線を行うことで遅延時間劣化の低減を図るものである。これを示したのが図１１である。論理合成、配置、配線という設計ステップにおいて、仮にビクティムとアグレッサの隣接関係を考慮せずに配置を行うと図１１（ａ）のような状態になりうる。ここでは、信号到達時刻のウィンドウが広いネットや狭いネットが場所ごとに集中するような配置となっている。すなわち領域１１０１や領域１１０３ではウィンドウの広いネットが著しく多く、領域１１０２や領域１１０４ではウィンドウの狭いネットが著しく多くなっている。このような場合には、図１０で示したような配線トラックの変更を用いてアグレッサを入れ替えるといったことが困難になる。すなわち、領域１１０１や領域１１０３を拡大した図１１（ｂ）左図のような配線トラックにおいて、図１１（ｂ）右図のようにウィンドウの広いネットばかりが集中しているために、どのように配線トラックの割り当てを行っても、相対ウィンドウと遅延劣化量の関係が好ましくない状況となる。このような事態を避けるための方法を図１１（ｃ）を用いて説明する。本図は、チップを上面から見て各領域の配線トラックとそこに置かれる配線ネットの信号到達時刻ウィンドウの狭広を示したものである。本発明の方法は、図１１（ｃ）の左図のような配置のかわりに、図１１（ｃ）の右図のような、ウィンドウの広いネットと狭いネットがほぼ均一となるように（すなわちウィンドウの広いネットとウィンドウの狭いネットのそれぞれが、各空間内である所定の比率以下となるように）配置するものである。これにより、図１１（ｄ）の右図のような好ましい状況となるように配線を割り当てることができるし、また仮に図１１（ｄ）の左図のような配線割り当てとなってｎｅｔ２とｎｅｔ３でクロストーク遅延時間劣化を起こしたとしても、その後ｎｅｔ３とｎｅｔ５を入れ替えることにより、図１１（ｄ）右図では図７に示したように相対ウィンドウと遅延劣化量の関係を改善することができるようになる。そして、この場合にも論理ゲートを変更したり、ディレイゲートを挿入するといったことが不要であるため、設計作業を著しく増大させることなくクロストークの低減が図れるようになる。
【００２７】
さらに本発明は、信号到達時刻のウィンドウの特性により配線ネットが使用する配線トラックを振り分けることで遅延時間劣化の低減を図るものである。これを示したのが図１２である。配線ネットの持つ信号到達時刻ウィンドウが図１２（ａ）に示されている。ネット１の場合にはサイクルタイム（例えば，クロック信号の周期ＣＴ）内の前半に信号到達時刻ウィンドウが位置しており、ネット２の場合にはサイクルタイム内の後半に信号到達時刻ウィンドウが位置している。そこで、これらのネットを例えば二つのクラスとして、前半側のウィンドウとしてクラス１、後半側のウィンドウとしてクラス２とする。これらの配線ネットを図（ｂ）のように実際に配線トラックに置く際に、あらかじめ奇数番目の配線トラックはクラス１の配線のみを置くものとし、偶数番目の配線トラックはクラス２の配線のみを置くものとしておく。このようにすれば、隣り合う配線トラック上（奇数番目と偶数番目の配線トラック上）に存在する配線ネットの相対ウィンドウと遅延劣化量の関係はより好ましいものとなる。すなわち、図７におけるｖとａ１のような状態ではなく、同図のｖとａ２のような状態となり、クロストークによる遅延時間劣化は小さくなる。この場合にも、合成ステップや配置ステップにはなんら影響を及ぼさず、配線ステップでの配線トラックの振り分けを局所的に考慮するのみでよいため、設計作業を増大させる必要がない。
【００２８】
以上の説明から理解されるように本願では種々の発明が開示されているが、それらをまとめると次の通りとなる。即ち、本願の第１の発明は、着目配線とそれに隣接した配線とのそれぞれにおける信号到達時刻の範囲からその相対的な信号到達時刻が取りうる範囲である相対ウィンドウを計算後、予め求めた、上記相対的な信号到達時刻に対するクロストーク起因の遅延時間劣化情報を用いて、上記着目配線と上記隣接配線の間のクロストーク起因の遅延時間劣化を計算し、上記クロストーク起因の遅延時間劣化により設計制約に違反が生じた場合に、上記相対ウィンドウを移動させる操作、または、上記信号到達時刻に対するクロストーク起因の遅延時間劣化を小さくする操作により、上記遅延時間劣化を所定の値より小さくすることを特徴とする電子回路装置の設計方法にある。
【００２９】
本願の第２の発明は、上記相対ウィンドウを移動させる操作、または、上記信号到達時刻に対するクロストーク起因の遅延時間劣化を小さくする操作は、着目配線またはそれに隣接した隣接配線のそれぞれを駆動する論理ゲート乃至これより入力側にある論理ゲートの少なくとも一部の論理ゲートを、その他の論理ゲートを構成しているトランジスタのしきい値と異なるしきい値を有するトランジスタで構成することにより行うことを特徴とする設計方法にある。
【００３０】
本願の第３の発明は、上記相対ウィンドウを移動させる操作、または、上記信号到達時刻に対するクロストーク起因の遅延時間劣化を小さくする操作は、上記着目配線または上記隣接配線の少なくとも一方の配線を上下方向の配線層と横方向の配線層への容量またはインダクタンスの結合比が異なる配線トラックに置くことにより行うことを特徴とする電子回路装置の設計方法。
【００３１】
本願の第４の発明は、内蔵された複数の電子回路ブロックを結合する複数の信号伝達経路からなる半導体チップまたは上記半導体チップが一つの回路基板上に搭載され複数の信号伝達経路によって電子回路が構成される電子回路装置を設計するに際し、回路を構成する着目配線とそれに隣接した配線とのそれぞれにおける信号到達時刻の範囲からその相対的な信号到達時刻が取りうる範囲である相対ウィンドウを計算後、予め求めた、上記相対的な信号到達時刻に対するクロストーク起因の遅延時間劣化情報を用いて、上記着目配線と上記隣接配線の間のクロストーク起因の遅延時間劣化を計算し、上記半導体チップ内に予め分散配置されて設けられた遅延素子、または上記半導体チップ内の回路ブロックの周辺に予め集中配置されて設けられた遅延素子、または上記基板土の上記半導体チップ周辺に予め集中配置されて設けられた遅延素子を、上記着目配線または上記隣接配線を含む信号伝達経路上に挿入することにより上記クロストーク起因の遅延時間劣化により設計制約に違反が生じた場合に、上記相対ウィンドウを移動させる操作、または、上記信号到達時刻に対するクロストーク起因の遅延時間劣化を小さくする操作により、上記遅延時間劣化を所定の値より小さくすることを特徴とする電子回路装置の設計方法。
【００３２】
本願の第５の発明は、遅延時間劣化値が比較的小さい電子論理回路を構成する第１配線層と、上記第１配線層よりも遅延時間劣化値が比較的大きい電子論理回路を構成する第２配線層とが一つの基板上に積層されてなり、
上下方向の配線層と横方向の配線層への距離の比率をＶ／Ｌ比とすると、
上記第１配線層は、第１のＶ／Ｌ比を有する領域に配置され、
上記第２配線層は、第１のＶ／Ｌ比より高いＶ／Ｌ比を有する領域に配置されることを特微とする電子論理回路装置。
【００３６】
【発明の実施の形態】
以下，本発明の実施例について，図面に沿って説明する。
本発明による設計方式は、例えば図１３に示されるような演算処理装置、記憶装置、マンマシンインターフェースを具備してなる自動設計システム（図１３、１３０１）を用いて実現されうるものである。すなわち設計者は、ハードウェア設計言語やソフトウェア言語により記述された構造レベルまたは動作レベルのシステム記述を上記自動設計装置に入力する。これと同時にそのシステムに対して、遅延時間を含む設計制約を与える。また、論理ゲートの遅延時間を含むセルライブラリ群のライブラリ情報とともに、相対的な信号到達時刻で検索可能な遅延時間劣化に関するライブラリを与える。
【００３７】
このような設計システムは、先に「発明が解決しようとする課題」で述べたような論理合成、配置、配線といったステップを経て、ＬＳＩやプリント基板上回路の物理情報を生成するが、いったんこれらの設計が終了した後に、上記本願の第１の発明に記載の設計方式として図１４に示されるような一連の処理を行うことで、既におこなわれた合成、配置、配線のステップを繰り返すことなくクロストークによる制約違反を回避することが可能となる。
【００３８】
即ち，図１４に説明書きされているように、まず、典型的な条件でのクロストークによる遅延時間劣化値を計算し，これを着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式として保持する（１４０１）。次に，着目ノードでの信号到達時刻の範囲を計算する（１４０２）。次いで，着目ノードに属する配線と隣接する配線を抽出する（１４０３）。次いで，隣接ノードでの信号到達時刻の範囲を計算する（１４０４）。次に，隣接ノードの信号到達時刻を着目ノードの信号到達時刻を基準とした相対的な信号到達時刻に変換し，相対的な信号到達時刻が取りうる範囲を計算する（１４０５）。次いで，先に保持しておいた着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式を用いて前ステップで計算した信号到達時刻の範囲から遅延劣化量を計算する（１４０６）。そして、前ステップにより計算された遅延劣化量が、設計制約を不満足とする場合に，論理ゲートをしきい値の異なるトランジスタで実現することで、クロストークを低減する（１４０７）。
【００３９】
同様に、論理合成、配置、配線といったステップを経て、ＬＳＩやプリント基板上回路の物理情報を生成し、いったんこれらの設計が終了した後に、上記本願の第３の発明に記載の設計方式として図１５に示されるような一連の処理を行うことで、既におこなわれた合成、配置のステップを繰り返すことなくクロストークによる制約違反を回避することが可能となる。
【００４０】
即ち，図１５に説明書きされているように、まず、典型的な条件でのクロストークによる遅延時間劣化値を計算し，これを着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式として保持する（１５０１）。次に，着目ノードでの信号到達時刻の範囲を計算する（１５０２）。次いで，着目ノードに属する配線と隣接する配線を抽出する（１５０３）。次いで，隣接ノードでの信号到達時刻の範囲を計算する（１５０４）。次に，隣接ノードの信号到達時刻を着目ノードの信号到達時刻を基準とした相対的な信号到達時刻に変換し，相対的な信号到達時刻が取りうる範囲を計算する（１５０５）。次いで，先に保持しておいた着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式を用いて前ステップで計算した信号到達時刻の範囲から遅延劣化量を計算する（１５０６）。そして、前ステップにより計算された遅延劣化量が、設計制約を不満足とする場合に，着目配線または隣接配線の少なくとも一方の配線を、容量またはインダクタンスの縦横方向結合比の異なる配線トラックに置くことによりクロストークを低減する（１５０７）。
【００４１】
さらに、このような設計システムは、論理合成、配置、配線といったステップのうち、上記本願の第４発明に記載の設計方式のように、論理ゲートの分散配置後配線を行う際に図１６に示されるような一連の処理を行うことで、その後の配線ステップでクロストークを回避するような配線トラック割り当てを可能とする。この場合も配置と配線のステップの繰り返しを何度も行うことなくクロストーク遅延時間劣化を低減することが可能となる。
【００４２】
即ち，図１６に説明書きされているように、まず、典型的な条件でのクロストークによる遅延時間劣化値を計算し，これを着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式として保持する（１６０１）。次に，配線ネットでの信号到達時刻の範囲を計算する（１６０２）。次いで，配線ネットを上記信号到達時刻の範囲の広さでクラス分けする（１６０３）。次いで，論理ゲートを複数領域に分散配置する際に，各領域でのクラスごとの配線ネット数比率が所定基準値以下となるように配置する（１６０４）。次に，着目ノードでの信号到達時刻の範囲を計算する（１６０５）。次に，着目ノードに属する配線と隣接する配線を抽出する（１６０６）。次いで，隣接ノードでの信号到達時刻の範囲を計算する（１６０７）。次いで，隣接ノードの信号到達時刻を着目ノードの信号到達時刻を基準とした相対的な信号到達時刻に変換し，相対的な信号到達時刻が取りうる範囲を計算する（１６０８）。そして，先に保持しておいた着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式を用いて前ステップで計算した信号到達時刻の範囲から遅延劣化量を計算し、これを減少させるよう配線トラックの選択を行うことでクロストークを低減する（１６０９）。
【００４３】
同様に、上記した本願の第５発明に記載の設計方式のように、配線ステップを行う際に図１７に示されるような一連の処理を行うことで、クロストークを回避するような配線トラック割り当てを可能とする。この場合も合成、配置のステップを繰り返すことなくクロストーク遅延時間劣化を低減することが可能となる。
【００４４】
即ち，図１７に説明書きされているように、まず、典型的な条件でのクロストークによる遅延時間劣化値を計算し，これを着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式として保持する（１７０１）。次に，各配線ネットでの信号到達時刻の範囲を計算する（１７０２）。次に，配線ネットを上記信号到達時刻の範囲の早遅でクラス分けする（１７０３）。次いで，配線ネットの仮結線を行う（１７０４）。次に，着目ノードでの信号到達時刻の範囲を計算する（１７０５）。次いで，着目ノードに属する配線と隣接する配線を抽出する（１７０６）。次いで，隣接ノードでの信号到達時刻の範囲を計算する（１７０７）。次に，隣接ノードの信号到達時刻を着目ノードの信号到達時刻を基準とした相対的な信号到達時刻に変換し，相対的な信号到達時刻が取りうる範囲を計算する（１７０８）。そして，先に保持しておいた着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式を用いて前ステップで計算した信号到達時刻の範囲から遅延劣化量を計算し、制約違反の場合には，上記クラスに応じて予め決められた配線トラックを用いて、上記配線ネットを再度結線することで、クロストークを低減する（１７０９）。
なお、図１４、図１５、図１６、図１７において、１４０１、１５０１、１６０１、１７０１の部分は、予め先に実行しておいてクロストークライブラリのような形で保存しておいてもかまわないことは言うまでもない。
【００４５】
図１８は、上記した本願の第３発明を利用した別の実施形態を示している。即ち，図１８は、奇数層の配線と偶数層の配線とが直交する方向に走っている状態を判りやすく示している配線要部の断面図である。そしてここでは、上下又は縦方向（即ち，配線の深さ方向）の配線層と横方向の配線層への容量又はインダクタンスの結合比（Ｖ／Ｌ）を変えるために、第ｉ層の配線と第ｉ−１層および第ｉ＋１層の配線への距離を変化させてある。すなわち、図１８（ａ）に示すように、同一レベル層の配線間距離LL（例えば，均一な距離）に対して、異層間の絶縁膜の厚みを、ＬＶ１、ＬＶ２、ＬＶ３のように変化させてある。このようにすると、ＬＶ１／ＬＬ、ＬＶ２／ＬＬ、ＬＶ３／ＬＬの順に縦方向結合比が小さくなり、上下方向の配線層と横方向の配線層への距離の比率が変化し、縦方向結合比（以下Ｖ／Ｌ比と呼ぶ）を変化させることが可能となる。そして相対的な信号到達時刻が取りうる範囲から計算される遅延時間劣化値が比較的大きいと算出される配線層部分は図１８（ｂ）における高Ｖ／Ｌ比の領域に設定し、遅延時間劣化値が中程度と予想される部分は中Ｖ／Ｌ比の領域に設定し、遅延時間劣化値が前記よりも比較的小さいと算出される部分は低Ｖ／Ｌ比の領域に設定するようにすればよい。このようなＶ／Ｌ比は層間の絶縁膜の膜厚で決定されるため、マクスの指定により実現させることが可能である。従って、やはり合成、配置、配線といったステップが終了した後に行えばよいため、設計のやり直しが生じないため設計作業を増大させずに済むこととなる。なお、図１８（ｂ）は半導体チップや基板の配線要部の上面図である。
【００４６】
さらに、図１９は上記した本願の第３発明を利用した別の実施形態を示している。先に述べた図１８においては、上下方向の配線層と横方向の配線層への結合比（Ｖ／Ｌ比）を、チップ上面から見た場合の場所ごとに変化させたものであった（図１８の（ｂ）参照）が、このような変化は、チップを上面から見た場合に深さ方向に変化させることも可能である。これを複数配線層の断面図である図１９（ａ）に示す。
【００４７】
図１９（ａ）では第ｉ層の配線から第ｉ−１層や第ｉ＋１層への配線の距離が、第ｉ＋２層の配線から第ｉ＋１層や第ｉ＋３層への配線の距離よりも小さくなるように設定されている。これにより、第ｉ層の配線は第ｉ＋２層よりも高いＶ／Ｌ比を有することになる。従って、相対的な信号到達時刻が取りうる範囲から計算される遅延時間劣化値が比較的大きいと算出される配線層は第ｉ層のような高Ｖ／Ｌ比の層に割り当てを行い、遅延時間劣化値が前記よりも比較的に小さいと算出される配線層は第ｉ＋２層のような低Ｖ／Ｌ比の層に割り当てを行えばよい。この場合は配線ステップに影響が及ぶが、やはり局所的な変更で済み、さらに合成ステップや配置ステップには影響が及ばないため設計作業の増大を防止できる。なお、この点については上記した本願の第８発明にも相当する。
【００４８】
このことにより、例えば種々の配線部のＲＳＡＴに対する遅延時間劣化値を算出して遅延時間劣化値の大きさで各配線や電子回路をクラス分けし、それに応じてクラス区分ごとに配線層のレベルを振り分けることが望ましい。即ち，遅延時間劣化値の比較的大きい配線は全て図１９（ａ）の第ｉ配線層に設けることによって相対的に横方向のクロストークを低減し、一方、遅延時間劣化値の比較的小さい配線は全て第ｉ＋２配線層に設けることが望ましい。即ち，図１９（ａ）から判るように遅延時間劣化値の比較的大きい配線層（第ｉ層）の上部又は下部に比較的小さい厚さの層間絶縁膜を介して第ｉ−１層や第ｉ＋１層の配線層を配置し、一方遅延時間劣化値の比較的小さい配線層（第ｉ＋２層）の上部又は下部に比較的大きい厚さの層間絶縁膜を介して第ｉ＋１層や第ｉ＋３層の配線層を所定基板上に積層配置して電子回路装置を構成することが望ましい。
【００４９】
遅延時間劣化値の大きさが異なる多数の配線が一つの共通レベルの配線層に混在して設けられている場合に比べ，この例のように遅延時間劣化値の大きさを所定の範囲でクラス分けして揃えそのクラスに応じて配線レベルを振り分けることによって過剰な余裕を持った層間絶縁膜の厚さが不要となるのでより電子回路装置の設計効率並びに信頼性を向上することが可能となる。
【００５０】
また、このようなチップ平面に対して垂直方向にＶ／ＬＶ比を変化させる別の例としては、複数のチップが一つの基板上に搭載されて電子回路装置のシステムを構成するような場合も考えられる。図１９（b）に示すように各チップごとにＶ／Ｌ比を変化させて、遅延時間劣化値が大きいと算出される部分は高Ｖ／Ｌ比のチップに割り当てを行い、遅延時間劣化値が小さいと算出される部分は低Ｖ／Ｌ比のチップに割り当てを行えばよい。
【００５１】
図２０はさらに、上記した本願の第３発明を利用した別の実施形態を示している。上下方向の配線層と横方向の配線層への結合比を変えるために、横方向の層間絶縁膜の誘電率εを場所ごとに変化させたものである。例えば，有機系ポリイミド膜のように誘電率εが低い材質は強度が弱いために全面的にこれを行うとチップにおける配線強度の信頼性が下がる場合がある。しかしながら、大部分の場所にＳｉＯ２膜を用いある所定の場所のみに有機系ポリイミド膜を用いるようにすれば、このようなチップ内配線の強度の信頼性の問題を生じることなく、高Ｖ／Ｌ比の配線と低Ｖ／Ｌ比の配線を実現することができる。これらの異なる結合比の配線を用いてクロストークによる遅延時間劣化を減少させることが可能となるのは、上記図１８や図１９と同様である。
【００５２】
図２１はさらに、上記した本願の第５発明を利用した別の実施形態を示している。図１２では配線ネットを、信号到達時刻のウィンドウの早いか遅いかで二つのクラスに分類して配線トラックの振り分けを行ったが、このような分類を行うクラスを３つ設けた例が図２１である。サイクルタイムに対する配線ネットのウィンドウの位置でクラス１、クラス２、クラス３と分類してある。そして、クラス１〜クラス３までの配線が配線トラック上で順に並ぶように配線ネットの割り当てを行ったものが図２１（ｂ）である。このようにすれば、配線ネットのウィンドウの早遅が互いに近いものどうしが集中することが防止できるため、配線トラック振り分けのより詳細な制御が可能となる。
【００５３】
図２２はさらに、本願の第５発明を利用した別の実施形態を示している。この例は、信号到達時刻のウィンドウの早いか遅いかでのクラス分類を異なるチップ上にある二つのバスに対して行った例である。例えば図２２（ａ）のようにチップA上には、第１のバス系列が存在し、チップB上には第２のバス系列が存在する。各バス配線の進行方向から見た図が左側に、進行方向の横方向から２２０１の部分を見た図が右側に示されている。ここで二つのバス系列は異なるタイミングで動作するものとする。すなわち、これら各バスの動作タイミングは、例えば図２２（ｂ）に示されるような形で異なるタイミング（この場合は図１２の例と同様にサイクルタイムの前半と後半のタイミング）で動作する。このような場合に図２２（ａ）のままでは、同タイミングで動作する配線どうしが隣接しているために、クロストークによる遅延時間劣化が生じる。これを回避するために、図２２（ｃ）のように互いに交差するように各系列のバス配線を敷設するようにすれば、図１２と同様にクラス１とクラス２の配線が隣接する形となるため、クロストークによる遅延時間劣化を防止できる。この場合でも、各チップ設計における合成、配置のステップには影響を与えないため、設計作業の増大を防止できる。
【００５４】
図２３は、本願の第７発明を利用した設計方式を示している。すなわち隣接配線側の信号伝達経路に遅延素子を挿入すれば、図５で示されるようにしてクロストーク起因の遅延時間劣化を抑制することができるが、このような対策を合成や配置のステップのやり直しを伴わない形で実現するために、予め遅延素子を半導体チップ内やプリント基板上に配置しておくものである。図２３（ａ）は、遅延素子（２３０１）をチップ内に均等に予め配置しておくものである。一方図２３（ｂ）は、遅延素子（２３０２，２３０３）を各設計ブロック（またＩＰ）の周辺に集中的に遅延素子を配置するものである。このようにする理由は、各ブロック間を接続する配線は長距離になることが多く、このような長距離配線では並走距離が長いクロストークとなり、より遅延時間劣化も大きくなる傾向が強いため、このような問題をより回避しやすくするためである。同様のことが図２３（ｃ）に示されるプリント基板上でシステムを構築する場合にもあてはまる。一般にプリント基板は半導体チップに比べて物理的な寸法が大きいため、素子間の結線も長距離となりやすい。このためやはり、並走距離が長いクロストークとなり、より遅延時間劣化も大きくなる傾向が強い。従って、このような問題を解決するために図２３（ｃ）のように遅延素子（２３０４，２３０５）を半導体チップ等の素子周辺に集中的に配置するものである。なお、このようなプリント基板上のシステムの場合の素子周辺とは、必ずしも素子の外部周辺でなくともよく、素子内部での周辺部分でもよく、例えばＩ／Ｏバッファ内に遅延機構も設けたものであってもよい。なお、図２３（ａ）〜（ｃ）はチップや基板の要部平面図を示している。
【００５５】
図２４は、上記した種々の本発明を用いた設計システムのディスプレイ画面を示したものである。図５〜図７で示されるようなクロストーク起因の遅延時間劣化を低減するプロセスを設計システムの画面上で確認することができるようになっている。設計者は、最初、図２４において２４０２，２４０３の画面を見て、クロストーク起因の遅延時間劣化が起こっていることを確認する。次に、本発明で示したような幾つかの方法で対策を行った結果、２４０４，２４０５のように遅延時間劣化の問題が解消されたことを確認できるようになっている。このようなディスプレイ画面を設計システムが有することにより、設計者は迅速にクロストークによる問題を確認し、またその対策結果についても確認することができるようになる。
【００５６】
【発明の効果】
本発明を用いることにより，入力パターンに依存して着目配線および隣接配線のそれぞれの信号到達時刻が動的に変化するような場合であっても、クロストークによる遅延時間劣化の小さい、高性能な集積回路や基板上システムが実現できる。
【図面の簡単な説明】
【図１】二つの配線における信号到達時刻の組み合わせにより変化するディレイ劣化を説明するための回路及び特性図。
【図２】相対信号到達時刻（ＲＳＡＴ）による遅延劣化値の変化を説明する特性図。
【図３】入力パターン（信号伝達経路）に依存した信号到達時刻の変化を説明するための回路及び特性図。
【図４】入力パターン変化（信号伝達経路変化）に依存した信号到達時刻を考慮して遅延時間の劣化値を計算する方法（相対ウィンドウ法）を説明するための特性図。
【図５】本発明に係わるクロストーク低減方法の原理を説明するための特性図。
【図６】本発明に係わるクロストーク低減方法の他の原理を説明するための特性図。
【図７】本発明に係わるクロストーク低減方法の更に他の原理を説明するための特性図。
【図８】本発明の実施例を説明するための回路及び配線パターン図。
【図９】本発明の他の実施例を説明するための回路及び配線パターン図。
【図１０】本発明の他の実施例を説明するための配線パターン図。
【図１１】本発明の他の実施例を説明するための配線パターン及び遅延劣化特性図。
【図１２】本発明の他の実施例を説明するための配線トラック及び遅延劣化特性図。
【図１３】本発明の設計手法を説明するための設計システム図。
【図１４】本発明の設計手法を説明するための設計フロー図。
【図１５】本発明の他の設計手法を説明するための設計フロー図。
【図１６】本発明の他の設計手法を説明するための設計フロー図。
【図１７】本発明の他の設計手法を説明するための設計フロー図。
【図１８】本発明の実施例を説明するための配線要部図。
【図１９】本発明の他の実施例を説明するための配線要部図。
【図２０】本発明の他の実施例を説明するための配線要部図。
【図２１】本発明の他の実施例を説明するための遅延劣化特性及び配線要部図。
【図２２】本発明の他の実施例を説明するための配線要部及び遅延劣化特性図。
【図２３】本発明の他の実施例を説明するための配線要部図。
【図２４】本発明の設計手法を実行する設計システムのディスプレイ画面の説明図。
【符号の説明】
８０１、９０１：着目配線（ビクテイム）、８０２、９０２：隣接配線（アグレッシブ）、１３０１，２４０１：ディスプレイ装置、２３０１，２３０２，２３０４，２３０４：遅延素子、ＶＳＡＴ：ビクティム信号到達時刻、ＡＳＡＴ：アグレッサ信号到達時刻、ＲＳＡＴ：ＶＳＡＴを基準としてＡＳＡＴを相対的に計った相対信号到達時刻。
【発明の属する技術分野】
本発明は，半導体集積回路（ＬＳＩ）、パッケージ内に実装される回路、印刷配線基板上に実装された電子回路装置およびシステムにおけるクロストークの低減に係わるものであり，特に配線により論理回路の入出力が接続される構成を有する汎用プロセッサ，信号処理プロセッサ，ＡＳＩＣ、ゲートアレイ、ＦＰＧＡ、画像処理プロセッサ、半導体メモリ、システムモジュール、メモリモジュール、コンピュータシステム、携帯機器システム等の電子論理回路装置への応用が可能なものである。
【０００２】
【従来の技術】
従来より，論理回路を実現する際には，セルやブロックと呼ばれる一定の論理機能を持った大小の回路を半導体集積回路チップ上またはパッケージ内または印刷基板上に配置後、各セルないし回路ブロックの入出力端子を金属配線を用いて結線する方法が用いられる。設計の対象となる半導体集積回路チップ（所謂、ＡＳＩＣ、ゲートアレー、ＦＰＧＡなど）、パッケージモジュール、基板上システムをより小さい面積で実現できれば経済的に有利となるため、上記のセルないしブロックや配線の集積密度または実装密度をできる限り大きくすることが望ましい。
【０００３】
このため半導体集積回路においては加工技術の微細化を進め、また実装技術においてはパッケージ内実装や基板実装の高密度化を進めてきた。しかしながら、小さい領域に多数の素子や配線を格納しようとすることにより、様々な問題が生じてくる。その一つの問題としてクロストークの問題がある。
【０００４】
クロストークとは、複数の配線を物理的に近い位置に配置した際に配線同士の間で生じてしまう信号の干渉である。一般に集積回路やシステムは仕様により与えられる目標周波数で動作することができるように、回路が処理すべき機能は一定の遅延時間内にその処理が終了するように設計される。その際に、上記クロストークを考慮せずに設計を行うと、信号干渉の影響から生じる遅延時間の変化を見落としてしまうために、半導体集積回路チップやシステムが目標周波数で動作しなくなるという状況が起こる。
【０００５】
半導体集積回路チップやシステムが目標の周波数で動作しなければ、再度設計のやり直しが必要となり、これは経済的、時間的に大きな損失となる。このような事態を避けるために、クロストークによる遅延時間の劣化を精度良く解析した上で、クロストークによる遅延時間劣化の問題を回避または低減することが必要となる。
【０００６】
クロストークによる遅延時間劣化の問題で困難なことは、信号の到達時刻によりその影響が変化することである。これは本発明者他によってProceedings of IEEE International ASIC/SOC Conference 1999、p9−p13 に記載された「Crosstalk Delay Analysis using Relatvie Window Method」（以下、参考文献１と呼ぶ）に示されている。
【０００７】
即ち、図１に示すように遅延時間の解析を行なおうとしている対象の配線（以下、着目配線またはビクティムと呼ぶ）における信号到達時刻（以下、ＶＳＡＴ：victim signal arrival timeとする）とそれに干渉を与える配線（以下、隣接配線またはアグレッサと呼ぶ）における信号到達時刻（以下、ＡＳＡＴ：aggressor signal arrival timeと呼ぶ）とのタイミングにより遅延時間が様々に変化（劣化）してしまうことである（以下、この変化値を遅延時間劣化値と呼ぶ）。なお、図１はビクティム、アグレッサの信号到達時刻の組み合わせに依存したディレイ劣化の例を説明するためのものであり、左側は回路構成図であり、右側はその回路に対応したディレイ劣化特性表を示している。
【０００８】
参考文献１では、これを取り扱うのに、ＶＳＡＴを基準としてＡＳＡＴを相対的に計った相対信号到達時刻（以下、ＲＳＡＴ：relative signal arrival timeとする）を用いている。ここでは、相対信号到達時刻 (ＲＳＡＴ) による遅延劣化値の変化を示す図２のように相対信号到達時刻を横軸とした遅延時間劣化値のグラフもしくはテーブルを、あらかじめビクティムとアグレッサを駆動するドライバの組み合わせごとに用意しておき、実際に生じたケースごとにこのグラフもしくはテーブルを引いて、遅延時間の劣化値を計算するというものである。
【０００９】
さらにこの問題を困難にしていることに、ＶＳＡＴとＡＳＡＴ自体が入力パターンに依存して変化してしまう点がある。図３はこれを示したものであり、左側は回路図の一例であり、右側はその回路に対応して入力パターン（信号伝達経路）に依存した信号到達時刻の変化を測定した特性表である。例えばある入力パターンの変化では、信号がｉｎ１からｎ１を経由してｎ２に伝達し、この場合のｎ２点での信号到達時刻は０．４０ｎｓである。ところが別の入力パターンの変化では信号がｉｎ３からｎ２に伝達し、この場合のｎ２点での信号到達時刻は０．１０ｎｓとなり、先の値から変化してしまう。このような理由からＲＳＡＴを一意に決定できないため、図２の劣化テーブルを単純には適用できなくなってしまう。
【００１０】
参考文献１ではこの問題に対して、相対ウィンドウと呼ばれる概念を利用して対処している。図４にその方法を示す。ＶＳＡＴとＡＳＡＴは入力パターンにより変化するため、ある１点の時刻としては得られない。従って、まずある幅を持ったウィンドウとしてＶＳＡＴとＡＳＡＴを計算する（図４ａ：ＶＳＡＴ及びＡＳＡＴウインドウ計算）。次に、ＲＳＡＴは一意には決定できないためその替わりに、ＲＳＡＴを幅を持ったウィンドウ（以下、相対ウィンドウと呼ぶ）として計算する（図４ｂ：相対ウインドウ計算）。ここで、相対ウィンドウとは、ＲＳＡＴが最小になる時から最大になる時までの範囲である。ＲＳＡＴが最小になるのは、ＡＳＡＴが最小でＶＳＡＴが最大になるときであり、一方ＲＳＡＴが最大になるのはＡＳＡＴが最大でＶＳＡＴが最小になるときである。最後に相対ウィンドウと、予め用意されている劣化テーブルとを用いて、相対ウィンドウのレンジ内でのワースト値を得ることにより、定量化された遅延時間劣化値を求めることができる（図４ｃ：ディレイ劣化値の取得）。
【００１１】
また、隣接配線が複数存在する場合のより詳細な解析方法としては、同じく本発明者他が発表したProceedings of IEEE Custom Integrated Circuits Conference 2000 p495-498 , Multi-aggressor Relative Window Method（以下、参考文献２と呼ぶ）がある。さて、クロストークによる遅延時間劣化を回避、低減するためには上記のような信号到達時刻の影響をより正確に計算・評価した上でこれを実現する必要がある。引用文献１では、ある着目配線を駆動するゲート出力部における信号到達時刻が広い幅を持っている場合に、信号が早く到着するパスに対してディレイゲートを挿入してパスごとの信号到達時刻を均一化し、着目配線における信号到達時刻を狭くして隣接配線の信号到達時刻から離すことでクロストークを低減する例、また、隣りあうトラック上にある２本の配線の信号到達時刻が近い場合に、そのうち一方の配線を別のトラックにある配線と入れ替えて信号到達時刻を離すことでクロストークを低減する例が示されている。また、特開平１１−４０６７７（以下、参考文献３と呼ぶ）には信号到達時刻のタイミングオーバーラップがある場合にディレイゲートを挿入して、クロストークエラーを解消する方法に関する記述がある。
【００１２】
【発明が解決しようとする課題】
以上説明したように空間的に狭い範囲に回路が実現されると、配線が互いに近い位置に配置されるため、クロストークにより遅延時間が劣化するという問題が生じる。クロストークによる遅延時間劣化は常に生じるわけではなく、着目する配線とそれに隣接する配線が時間的に近いタイミングで変化する時に生じる。しかしながら、入力パターンの変化に依存して着目配線、隣接配線におけるそれぞれの信号到達時刻が動的に変化するため、これを踏まえた上でクロストーク起因の遅延時間劣化を精度よく解析し、問題が生じる場合にのみこれを対策することが望ましい。
【００１３】
さて、通常LSIの設計は論理合成、配置、配線といったステップに分けて考えることができる。すなわち設計者は、まず、設計用言語で記述された論理回路を所謂論理合成ツールを用いて、どのようなゲートをどのように論理的に接続するかといった情報（所謂ネットリスト）を生成する。次に、そこで使用されたゲートの物理的な位置を決定（配置）する。最後に、配置されたゲート間の接続、すなわち配線を行う。ここで、クロストークによる遅延時間劣化の問題を解決するために、参考文献１や参考文献３で示されている方法としてディレイゲートを挿入する例が示されている。このようにディレイゲートを挿入するということは、回路で使用される論理ゲートに変化が生じるということを意味する。従って、上記３つのステップのうち論理合成ステップに変化が生じたこととなる。従って、これに伴い、それ以降の配置ステップ、配線ステップを再度行う必要が生じる。このような設計のやり直しはＬＳＩの設計作業（期間ないし工数）を増大させるために大きな問題となる。
【００１４】
上記をまとめると、入力パターンの変化に依存して着目配線、隣接配線におけるそれぞれの信号到達時刻が動的に変化することを踏まえた上でクロストーク起因の遅延時間劣化を低減する場合に、設計のやり直しをより少ない手間で実現することが課題となる。
【００１５】
さらに、参考文献３で示されている方法に関しては、信号到達時刻にタイミングオーバーラップがある場合に対するクロストーク低減手法となっているため、タイミングオーバーラップがない場合（図２における相対信号到達時刻が０以外の場合）に生じるクロストーク起因の遅延時間劣化を低減することはできないという課題もある。
【００１６】
本発明の目的は，クロストークを低減した電子回路装置及びその設計方法を提供することである。
本発明の他の目的は，入力信号パターンに依存して着目配線および隣接配線のそれぞれの信号到達時刻が動的に変化するような場合であっても、クロストークによる遅延時間劣化の小さい、高性能な集積回路や印刷基板上での電子回路システムの設計が効率的に実現できる手法を提供することである。
【００１７】
本発明の更に他の目的は、入力信号パターンに依存して着目配線および隣接配線のそれぞれの信号到達時刻が動的に変化するような場合に、着目配線と隣接配線間のクロストークに起因した遅延時間劣化の低減を設計作業の増大を小さくして実行する電子論理回路装置の設計方法を提供することである。
【００１８】
【課題を解決するための手段】
本発明は、入力パターンの変化に依存して着目配線、隣接配線におけるそれぞれの信号到達時刻が動的に変化することを踏まえた上でクロストーク起因の遅延時間劣化を低減する場合に、設計作業を増大させることなくこれを実現するための方法を与えるものである。このために、本発明は、互いに隣接する配線（ビクティム及びアグレッサ）における相対信号到達時刻の範囲（参考文献１の相対ウィンドウ）を計算した後、それらの位置関係に応じて遅延劣化量を計算し、その劣化量が設計制約を満足できずに問題となる場合にこれを低減する。
【００１９】
本発明に共通するクロストーク低減のしくみの原理は図５〜図７に示されているような方法に基づいている。図５〜図７は、相対信号到達時刻ＲＳＡＴを横軸とした遅延時間劣化値のグラフでどのようにして劣化が低減されるかを示したものである。
【００２０】
まず、図５では、対策前（表の上段）は、相対ウィンドウが遅延時間劣化カーブにおいてその値が０でない部分に掛かっており、劣化が生じている（図中のＤＤ）。これに対して、ある種の手段を用いてアグレッサの信号到達時刻ウィンドウを遅らせて対策することにより（表の下段）、相対ウィンドウが遅延時間劣化カーブにおいてその値が０でない部分に掛からないようになるため、遅延時間劣化値が０になる。
【００２１】
次に図６では、対策前（表の上段）は、やはり相対ウィンドウが遅延時間劣化カーブにおいてその値が０でない部分に掛かっており、劣化が生じている（図中のＤＤ）。これに対してある種の手段を用いて遅延時間劣化カーブを縮小すれば（表の下段）、相対ウィンドウが遅延時間劣化カーブにおいてその値が０でない部分に掛からないようになるため、遅延時間劣化値が０になる。
【００２２】
さらに図７では、対策前（表の上段）は、やはり相対ウィンドウが遅延時間劣化カーブにおいてその値が０でない部分に掛かっており、劣化が生じている（図中のＤＤ）。これに対してある種の手段を用いてアグレッサを対策前のものと異なるものに取り替える（ｖと隣接するものをａ１からａ２に取り替える）ことができれば（表の下段）、相対ウィンドウが変化し、遅延時間劣化カーブにおいてその値が０でない部分に掛からないようになるため、遅延時間劣化値が０になる。
なお、上記図５〜図７で示した例では、対策により遅延時間劣化値が完全に０になる場合を示したが、遅延時間劣化値が完全に０にならなくても、低減した分で設計制約を満足する場合はそれでよいことはいうまでもない。
【００２３】
さて、上記のような遅延時間劣化の低減を、設計作業を増大させることなく行うために、しきい電圧値（所謂、Ｖｔｈ）が異なるトランジスタによる論理ゲートを用いることによりこれを実現させることが可能となる。
【００２４】
これを示したのが図８である。まず、図８（ａ）においてＡ点からＢ点に至る経路、及びＣ点からＤ点に至る経路に対し、遅延時間に関するある設計制約が与えられているとする。今、図中の配線８０１と８０２が隣接しており、この部分でクロストークが生じている。クロストークがないものとして遅延時間を計算した場合にＡ点からＢ点に至る経路では設計制約が守られていても、クロストークによる遅延時間の劣化があるためにこの部分で設計制約違反が起こっているものとする。Ｃ点からＤ点に至る経路に関しては遅延時間の設計制約に余裕があるものとする。図８（ｂ）、図８（ｃ）は図８（ａ）の回路がチップ内に物理的に配置されて結線されている状況を示したものであり、それぞれチップ上面から見たＬＳＩチップ及びチップ内に配置されたセル列の概略平面図である。即ち，図８（ｂ）はチップイメージを、図８（ｃ）はその中のセル列を示したものである。図８（ａ）中のクロストークを起こしている配線８０１及び８０２は、図８（ｂ）では８０３及び８０４に、図８（ｃ）では８０５及び８０６に対応している。このような場合に、しきい値（所謂、Ｖｔｈ）が異なるゲートを用いて図５で示した原理に従い、クロストークの低減を図ることを試みる。配線８０５の信号到達時刻のウィンドウが図５におけるａ（アグレッサ）に対応し、配線８０６の信号到達時刻のウィンドウが図５におけるｖ（ビクテイム）に対応するものとする。今、論理ゲートｇ４は図５におけるアグレッサａを駆動するゲートであるが、これを最初に用いていたしきい値より高いしきい値のトランジスタで構成する。通常、しきい値の高いトランジスタで構成された論理ゲートは、しきい値が低いトランジスタで構成された論理ゲートよりも遅延時間が大きくなる。従って、アグレッサａでの信号到達時刻が遅れることとなる。これによって図５で示したように相対ウィンドウと遅延劣化量との関係が変化し、問題が解決されるのがわかる。しきい値の異なるトランジスタは、マスクを用いてイオン注入量を変化させたり、この部分の半導体基板電位を変化させることで実現することができる。いずれの場合も、論理合成、配置、配線というステップを経て実現された設計済みのデータに対してしきい値の変化のための処理を施せるため、論理合成、配置、配線というステップのやり直しを行う必要がない。このため、設計作業を増大させることなくクロストークの低減が実現可能となる。
【００２５】
さらに本発明は、配線の容量やインダクタンスの縦方向と横方向への結合比が異なる配線を組み合わせて遅延時間劣化の低減を実現するものである。これを示したのが図９である。図９（ａ）は、図８（ａ）と同様の回路図であり、遅延時間に関する設計制約などの条件も同様であるとする。今、クロストークを起こしている配線９０１と９０２は、図８（ｃ）と同様に図９（ｂ）にセル列上に配置されている論理ゲートどうしを接続する配線９０３と９０４となっている。これらの配線部分を拡大したものが、図９（ｃ）であり、配線９０３と９０４は配線９０５と９０６に対応している。図９（ｂ）及び（ｃ）はそれぞれチップ内に配置されたセル列及び配線トラックをチップ上面から見た概略平面図である。通常、設計ツールで配線を行う場合、ある一定の幅と間隔で設けた配線トラック上に配線を置くようにレイアウトされる。従って、配線９０５と配線９０６は図中で、隣合うトラックに同じ幅の配線として実現されている。ここで配線９０５の信号到達時刻のウィンドウが図６におけるｖに対応し、配線９０６の信号到達時刻のウィンドウが図６におけるａに対応するものとする。ここで、配線の幅が異なる配線トラックを部分的に設けた場合に、クロストークによる遅延時間劣化を低減することが可能となる。これを図９（ｄ）に示す。まず最初に配線を行った段階で図９（ａ）における配線９０１と９０２が、配線９０７と９０８のように隣接している同一幅の配線トラックに置かれたとする。この段階で相対ウィンドウを用いた遅延時間解析を行い、これらの配線がクロストークにより遅延時間劣化を起こすために設計制約違反となることがわかったとする。このような場合に配線９０１を、幅がより広い配線トラック上の配線９０９を（９０７の代わりに）使ってレイアウトすれば、クロストークを低減することが可能となる。なぜなら、ビクティムを幅が広い配線を用いて実現すれば、その配線自身の容量が大きく縦方向（即ち，積層された配線層では深さ方向）の容量の結合比率が大きくなり、隣接配線との横方向の容量の結合比率が小さくなるため、図６における遅延時間劣化カーブの縮小が可能となるためである。この場合にも、しきい値を変化させる場合と同様に論理ゲートの配置を変更する必要がないため設計作業を増大させずに済むこととなる。配線に関しては、変更が行われることになるが、これについても配線パターンの平面図である図１０（ａ）から（ｂ）への変更として実現される。従って、横方向の配線の配線トラックを変更することなく、図中の縦配線と横配線の接続ポイントを変更するといった局部的な変更で済む。このため他の配線への影響が小さく、やはり設計作業を増大させずに済むこととなる。
【００２６】
さらに本発明は、信号到達時刻のウィンドウの特性を考慮した配置をあらかじめ行った後、配線を行うことで遅延時間劣化の低減を図るものである。これを示したのが図１１である。論理合成、配置、配線という設計ステップにおいて、仮にビクティムとアグレッサの隣接関係を考慮せずに配置を行うと図１１（ａ）のような状態になりうる。ここでは、信号到達時刻のウィンドウが広いネットや狭いネットが場所ごとに集中するような配置となっている。すなわち領域１１０１や領域１１０３ではウィンドウの広いネットが著しく多く、領域１１０２や領域１１０４ではウィンドウの狭いネットが著しく多くなっている。このような場合には、図１０で示したような配線トラックの変更を用いてアグレッサを入れ替えるといったことが困難になる。すなわち、領域１１０１や領域１１０３を拡大した図１１（ｂ）左図のような配線トラックにおいて、図１１（ｂ）右図のようにウィンドウの広いネットばかりが集中しているために、どのように配線トラックの割り当てを行っても、相対ウィンドウと遅延劣化量の関係が好ましくない状況となる。このような事態を避けるための方法を図１１（ｃ）を用いて説明する。本図は、チップを上面から見て各領域の配線トラックとそこに置かれる配線ネットの信号到達時刻ウィンドウの狭広を示したものである。本発明の方法は、図１１（ｃ）の左図のような配置のかわりに、図１１（ｃ）の右図のような、ウィンドウの広いネットと狭いネットがほぼ均一となるように（すなわちウィンドウの広いネットとウィンドウの狭いネットのそれぞれが、各空間内である所定の比率以下となるように）配置するものである。これにより、図１１（ｄ）の右図のような好ましい状況となるように配線を割り当てることができるし、また仮に図１１（ｄ）の左図のような配線割り当てとなってｎｅｔ２とｎｅｔ３でクロストーク遅延時間劣化を起こしたとしても、その後ｎｅｔ３とｎｅｔ５を入れ替えることにより、図１１（ｄ）右図では図７に示したように相対ウィンドウと遅延劣化量の関係を改善することができるようになる。そして、この場合にも論理ゲートを変更したり、ディレイゲートを挿入するといったことが不要であるため、設計作業を著しく増大させることなくクロストークの低減が図れるようになる。
【００２７】
さらに本発明は、信号到達時刻のウィンドウの特性により配線ネットが使用する配線トラックを振り分けることで遅延時間劣化の低減を図るものである。これを示したのが図１２である。配線ネットの持つ信号到達時刻ウィンドウが図１２（ａ）に示されている。ネット１の場合にはサイクルタイム（例えば，クロック信号の周期ＣＴ）内の前半に信号到達時刻ウィンドウが位置しており、ネット２の場合にはサイクルタイム内の後半に信号到達時刻ウィンドウが位置している。そこで、これらのネットを例えば二つのクラスとして、前半側のウィンドウとしてクラス１、後半側のウィンドウとしてクラス２とする。これらの配線ネットを図（ｂ）のように実際に配線トラックに置く際に、あらかじめ奇数番目の配線トラックはクラス１の配線のみを置くものとし、偶数番目の配線トラックはクラス２の配線のみを置くものとしておく。このようにすれば、隣り合う配線トラック上（奇数番目と偶数番目の配線トラック上）に存在する配線ネットの相対ウィンドウと遅延劣化量の関係はより好ましいものとなる。すなわち、図７におけるｖとａ１のような状態ではなく、同図のｖとａ２のような状態となり、クロストークによる遅延時間劣化は小さくなる。この場合にも、合成ステップや配置ステップにはなんら影響を及ぼさず、配線ステップでの配線トラックの振り分けを局所的に考慮するのみでよいため、設計作業を増大させる必要がない。
【００２８】
以上の説明から理解されるように本願では種々の発明が開示されているが、それらをまとめると次の通りとなる。即ち、本願の第１の発明は、着目配線とそれに隣接した配線とのそれぞれにおける信号到達時刻の範囲からその相対的な信号到達時刻が取りうる範囲である相対ウィンドウを計算後、予め求めた、上記相対的な信号到達時刻に対するクロストーク起因の遅延時間劣化情報を用いて、上記着目配線と上記隣接配線の間のクロストーク起因の遅延時間劣化を計算し、上記クロストーク起因の遅延時間劣化により設計制約に違反が生じた場合に、上記相対ウィンドウを移動させる操作、または、上記信号到達時刻に対するクロストーク起因の遅延時間劣化を小さくする操作により、上記遅延時間劣化を所定の値より小さくすることを特徴とする電子回路装置の設計方法にある。
【００２９】
本願の第２の発明は、上記相対ウィンドウを移動させる操作、または、上記信号到達時刻に対するクロストーク起因の遅延時間劣化を小さくする操作は、着目配線またはそれに隣接した隣接配線のそれぞれを駆動する論理ゲート乃至これより入力側にある論理ゲートの少なくとも一部の論理ゲートを、その他の論理ゲートを構成しているトランジスタのしきい値と異なるしきい値を有するトランジスタで構成することにより行うことを特徴とする設計方法にある。
【００３０】
本願の第３の発明は、上記相対ウィンドウを移動させる操作、または、上記信号到達時刻に対するクロストーク起因の遅延時間劣化を小さくする操作は、上記着目配線または上記隣接配線の少なくとも一方の配線を上下方向の配線層と横方向の配線層への容量またはインダクタンスの結合比が異なる配線トラックに置くことにより行うことを特徴とする電子回路装置の設計方法。
【００３１】
本願の第４の発明は、内蔵された複数の電子回路ブロックを結合する複数の信号伝達経路からなる半導体チップまたは上記半導体チップが一つの回路基板上に搭載され複数の信号伝達経路によって電子回路が構成される電子回路装置を設計するに際し、回路を構成する着目配線とそれに隣接した配線とのそれぞれにおける信号到達時刻の範囲からその相対的な信号到達時刻が取りうる範囲である相対ウィンドウを計算後、予め求めた、上記相対的な信号到達時刻に対するクロストーク起因の遅延時間劣化情報を用いて、上記着目配線と上記隣接配線の間のクロストーク起因の遅延時間劣化を計算し、上記半導体チップ内に予め分散配置されて設けられた遅延素子、または上記半導体チップ内の回路ブロックの周辺に予め集中配置されて設けられた遅延素子、または上記基板土の上記半導体チップ周辺に予め集中配置されて設けられた遅延素子を、上記着目配線または上記隣接配線を含む信号伝達経路上に挿入することにより上記クロストーク起因の遅延時間劣化により設計制約に違反が生じた場合に、上記相対ウィンドウを移動させる操作、または、上記信号到達時刻に対するクロストーク起因の遅延時間劣化を小さくする操作により、上記遅延時間劣化を所定の値より小さくすることを特徴とする電子回路装置の設計方法。
【００３２】
本願の第５の発明は、遅延時間劣化値が比較的小さい電子論理回路を構成する第１配線層と、上記第１配線層よりも遅延時間劣化値が比較的大きい電子論理回路を構成する第２配線層とが一つの基板上に積層されてなり、
上下方向の配線層と横方向の配線層への距離の比率をＶ／Ｌ比とすると、
上記第１配線層は、第１のＶ／Ｌ比を有する領域に配置され、
上記第２配線層は、第１のＶ／Ｌ比より高いＶ／Ｌ比を有する領域に配置されることを特微とする電子論理回路装置。
【００３６】
【発明の実施の形態】
以下，本発明の実施例について，図面に沿って説明する。
本発明による設計方式は、例えば図１３に示されるような演算処理装置、記憶装置、マンマシンインターフェースを具備してなる自動設計システム（図１３、１３０１）を用いて実現されうるものである。すなわち設計者は、ハードウェア設計言語やソフトウェア言語により記述された構造レベルまたは動作レベルのシステム記述を上記自動設計装置に入力する。これと同時にそのシステムに対して、遅延時間を含む設計制約を与える。また、論理ゲートの遅延時間を含むセルライブラリ群のライブラリ情報とともに、相対的な信号到達時刻で検索可能な遅延時間劣化に関するライブラリを与える。
【００３７】
このような設計システムは、先に「発明が解決しようとする課題」で述べたような論理合成、配置、配線といったステップを経て、ＬＳＩやプリント基板上回路の物理情報を生成するが、いったんこれらの設計が終了した後に、上記本願の第１の発明に記載の設計方式として図１４に示されるような一連の処理を行うことで、既におこなわれた合成、配置、配線のステップを繰り返すことなくクロストークによる制約違反を回避することが可能となる。
【００３８】
即ち，図１４に説明書きされているように、まず、典型的な条件でのクロストークによる遅延時間劣化値を計算し，これを着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式として保持する（１４０１）。次に，着目ノードでの信号到達時刻の範囲を計算する（１４０２）。次いで，着目ノードに属する配線と隣接する配線を抽出する（１４０３）。次いで，隣接ノードでの信号到達時刻の範囲を計算する（１４０４）。次に，隣接ノードの信号到達時刻を着目ノードの信号到達時刻を基準とした相対的な信号到達時刻に変換し，相対的な信号到達時刻が取りうる範囲を計算する（１４０５）。次いで，先に保持しておいた着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式を用いて前ステップで計算した信号到達時刻の範囲から遅延劣化量を計算する（１４０６）。そして、前ステップにより計算された遅延劣化量が、設計制約を不満足とする場合に，論理ゲートをしきい値の異なるトランジスタで実現することで、クロストークを低減する（１４０７）。
【００３９】
同様に、論理合成、配置、配線といったステップを経て、ＬＳＩやプリント基板上回路の物理情報を生成し、いったんこれらの設計が終了した後に、上記本願の第３の発明に記載の設計方式として図１５に示されるような一連の処理を行うことで、既におこなわれた合成、配置のステップを繰り返すことなくクロストークによる制約違反を回避することが可能となる。
【００４０】
即ち，図１５に説明書きされているように、まず、典型的な条件でのクロストークによる遅延時間劣化値を計算し，これを着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式として保持する（１５０１）。次に，着目ノードでの信号到達時刻の範囲を計算する（１５０２）。次いで，着目ノードに属する配線と隣接する配線を抽出する（１５０３）。次いで，隣接ノードでの信号到達時刻の範囲を計算する（１５０４）。次に，隣接ノードの信号到達時刻を着目ノードの信号到達時刻を基準とした相対的な信号到達時刻に変換し，相対的な信号到達時刻が取りうる範囲を計算する（１５０５）。次いで，先に保持しておいた着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式を用いて前ステップで計算した信号到達時刻の範囲から遅延劣化量を計算する（１５０６）。そして、前ステップにより計算された遅延劣化量が、設計制約を不満足とする場合に，着目配線または隣接配線の少なくとも一方の配線を、容量またはインダクタンスの縦横方向結合比の異なる配線トラックに置くことによりクロストークを低減する（１５０７）。
【００４１】
さらに、このような設計システムは、論理合成、配置、配線といったステップのうち、上記本願の第４発明に記載の設計方式のように、論理ゲートの分散配置後配線を行う際に図１６に示されるような一連の処理を行うことで、その後の配線ステップでクロストークを回避するような配線トラック割り当てを可能とする。この場合も配置と配線のステップの繰り返しを何度も行うことなくクロストーク遅延時間劣化を低減することが可能となる。
【００４２】
即ち，図１６に説明書きされているように、まず、典型的な条件でのクロストークによる遅延時間劣化値を計算し，これを着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式として保持する（１６０１）。次に，配線ネットでの信号到達時刻の範囲を計算する（１６０２）。次いで，配線ネットを上記信号到達時刻の範囲の広さでクラス分けする（１６０３）。次いで，論理ゲートを複数領域に分散配置する際に，各領域でのクラスごとの配線ネット数比率が所定基準値以下となるように配置する（１６０４）。次に，着目ノードでの信号到達時刻の範囲を計算する（１６０５）。次に，着目ノードに属する配線と隣接する配線を抽出する（１６０６）。次いで，隣接ノードでの信号到達時刻の範囲を計算する（１６０７）。次いで，隣接ノードの信号到達時刻を着目ノードの信号到達時刻を基準とした相対的な信号到達時刻に変換し，相対的な信号到達時刻が取りうる範囲を計算する（１６０８）。そして，先に保持しておいた着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式を用いて前ステップで計算した信号到達時刻の範囲から遅延劣化量を計算し、これを減少させるよう配線トラックの選択を行うことでクロストークを低減する（１６０９）。
【００４３】
同様に、上記した本願の第５発明に記載の設計方式のように、配線ステップを行う際に図１７に示されるような一連の処理を行うことで、クロストークを回避するような配線トラック割り当てを可能とする。この場合も合成、配置のステップを繰り返すことなくクロストーク遅延時間劣化を低減することが可能となる。
【００４４】
即ち，図１７に説明書きされているように、まず、典型的な条件でのクロストークによる遅延時間劣化値を計算し，これを着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式として保持する（１７０１）。次に，各配線ネットでの信号到達時刻の範囲を計算する（１７０２）。次に，配線ネットを上記信号到達時刻の範囲の早遅でクラス分けする（１７０３）。次いで，配線ネットの仮結線を行う（１７０４）。次に，着目ノードでの信号到達時刻の範囲を計算する（１７０５）。次いで，着目ノードに属する配線と隣接する配線を抽出する（１７０６）。次いで，隣接ノードでの信号到達時刻の範囲を計算する（１７０７）。次に，隣接ノードの信号到達時刻を着目ノードの信号到達時刻を基準とした相対的な信号到達時刻に変換し，相対的な信号到達時刻が取りうる範囲を計算する（１７０８）。そして，先に保持しておいた着目ノードと隣接ノードの信号到達時刻の相対的な時間差で検索可能なデータ形式を用いて前ステップで計算した信号到達時刻の範囲から遅延劣化量を計算し、制約違反の場合には，上記クラスに応じて予め決められた配線トラックを用いて、上記配線ネットを再度結線することで、クロストークを低減する（１７０９）。
なお、図１４、図１５、図１６、図１７において、１４０１、１５０１、１６０１、１７０１の部分は、予め先に実行しておいてクロストークライブラリのような形で保存しておいてもかまわないことは言うまでもない。
【００４５】
図１８は、上記した本願の第３発明を利用した別の実施形態を示している。即ち，図１８は、奇数層の配線と偶数層の配線とが直交する方向に走っている状態を判りやすく示している配線要部の断面図である。そしてここでは、上下又は縦方向（即ち，配線の深さ方向）の配線層と横方向の配線層への容量又はインダクタンスの結合比（Ｖ／Ｌ）を変えるために、第ｉ層の配線と第ｉ−１層および第ｉ＋１層の配線への距離を変化させてある。すなわち、図１８（ａ）に示すように、同一レベル層の配線間距離LL（例えば，均一な距離）に対して、異層間の絶縁膜の厚みを、ＬＶ１、ＬＶ２、ＬＶ３のように変化させてある。このようにすると、ＬＶ１／ＬＬ、ＬＶ２／ＬＬ、ＬＶ３／ＬＬの順に縦方向結合比が小さくなり、上下方向の配線層と横方向の配線層への距離の比率が変化し、縦方向結合比（以下Ｖ／Ｌ比と呼ぶ）を変化させることが可能となる。そして相対的な信号到達時刻が取りうる範囲から計算される遅延時間劣化値が比較的大きいと算出される配線層部分は図１８（ｂ）における高Ｖ／Ｌ比の領域に設定し、遅延時間劣化値が中程度と予想される部分は中Ｖ／Ｌ比の領域に設定し、遅延時間劣化値が前記よりも比較的小さいと算出される部分は低Ｖ／Ｌ比の領域に設定するようにすればよい。このようなＶ／Ｌ比は層間の絶縁膜の膜厚で決定されるため、マクスの指定により実現させることが可能である。従って、やはり合成、配置、配線といったステップが終了した後に行えばよいため、設計のやり直しが生じないため設計作業を増大させずに済むこととなる。なお、図１８（ｂ）は半導体チップや基板の配線要部の上面図である。
【００４６】
さらに、図１９は上記した本願の第３発明を利用した別の実施形態を示している。先に述べた図１８においては、上下方向の配線層と横方向の配線層への結合比（Ｖ／Ｌ比）を、チップ上面から見た場合の場所ごとに変化させたものであった（図１８の（ｂ）参照）が、このような変化は、チップを上面から見た場合に深さ方向に変化させることも可能である。これを複数配線層の断面図である図１９（ａ）に示す。
【００４７】
図１９（ａ）では第ｉ層の配線から第ｉ−１層や第ｉ＋１層への配線の距離が、第ｉ＋２層の配線から第ｉ＋１層や第ｉ＋３層への配線の距離よりも小さくなるように設定されている。これにより、第ｉ層の配線は第ｉ＋２層よりも高いＶ／Ｌ比を有することになる。従って、相対的な信号到達時刻が取りうる範囲から計算される遅延時間劣化値が比較的大きいと算出される配線層は第ｉ層のような高Ｖ／Ｌ比の層に割り当てを行い、遅延時間劣化値が前記よりも比較的に小さいと算出される配線層は第ｉ＋２層のような低Ｖ／Ｌ比の層に割り当てを行えばよい。この場合は配線ステップに影響が及ぶが、やはり局所的な変更で済み、さらに合成ステップや配置ステップには影響が及ばないため設計作業の増大を防止できる。なお、この点については上記した本願の第８発明にも相当する。
【００４８】
このことにより、例えば種々の配線部のＲＳＡＴに対する遅延時間劣化値を算出して遅延時間劣化値の大きさで各配線や電子回路をクラス分けし、それに応じてクラス区分ごとに配線層のレベルを振り分けることが望ましい。即ち，遅延時間劣化値の比較的大きい配線は全て図１９（ａ）の第ｉ配線層に設けることによって相対的に横方向のクロストークを低減し、一方、遅延時間劣化値の比較的小さい配線は全て第ｉ＋２配線層に設けることが望ましい。即ち，図１９（ａ）から判るように遅延時間劣化値の比較的大きい配線層（第ｉ層）の上部又は下部に比較的小さい厚さの層間絶縁膜を介して第ｉ−１層や第ｉ＋１層の配線層を配置し、一方遅延時間劣化値の比較的小さい配線層（第ｉ＋２層）の上部又は下部に比較的大きい厚さの層間絶縁膜を介して第ｉ＋１層や第ｉ＋３層の配線層を所定基板上に積層配置して電子回路装置を構成することが望ましい。
【００４９】
遅延時間劣化値の大きさが異なる多数の配線が一つの共通レベルの配線層に混在して設けられている場合に比べ，この例のように遅延時間劣化値の大きさを所定の範囲でクラス分けして揃えそのクラスに応じて配線レベルを振り分けることによって過剰な余裕を持った層間絶縁膜の厚さが不要となるのでより電子回路装置の設計効率並びに信頼性を向上することが可能となる。
【００５０】
また、このようなチップ平面に対して垂直方向にＶ／ＬＶ比を変化させる別の例としては、複数のチップが一つの基板上に搭載されて電子回路装置のシステムを構成するような場合も考えられる。図１９（b）に示すように各チップごとにＶ／Ｌ比を変化させて、遅延時間劣化値が大きいと算出される部分は高Ｖ／Ｌ比のチップに割り当てを行い、遅延時間劣化値が小さいと算出される部分は低Ｖ／Ｌ比のチップに割り当てを行えばよい。
【００５１】
図２０はさらに、上記した本願の第３発明を利用した別の実施形態を示している。上下方向の配線層と横方向の配線層への結合比を変えるために、横方向の層間絶縁膜の誘電率εを場所ごとに変化させたものである。例えば，有機系ポリイミド膜のように誘電率εが低い材質は強度が弱いために全面的にこれを行うとチップにおける配線強度の信頼性が下がる場合がある。しかしながら、大部分の場所にＳｉＯ２膜を用いある所定の場所のみに有機系ポリイミド膜を用いるようにすれば、このようなチップ内配線の強度の信頼性の問題を生じることなく、高Ｖ／Ｌ比の配線と低Ｖ／Ｌ比の配線を実現することができる。これらの異なる結合比の配線を用いてクロストークによる遅延時間劣化を減少させることが可能となるのは、上記図１８や図１９と同様である。
【００５２】
図２１はさらに、上記した本願の第５発明を利用した別の実施形態を示している。図１２では配線ネットを、信号到達時刻のウィンドウの早いか遅いかで二つのクラスに分類して配線トラックの振り分けを行ったが、このような分類を行うクラスを３つ設けた例が図２１である。サイクルタイムに対する配線ネットのウィンドウの位置でクラス１、クラス２、クラス３と分類してある。そして、クラス１〜クラス３までの配線が配線トラック上で順に並ぶように配線ネットの割り当てを行ったものが図２１（ｂ）である。このようにすれば、配線ネットのウィンドウの早遅が互いに近いものどうしが集中することが防止できるため、配線トラック振り分けのより詳細な制御が可能となる。
【００５３】
図２２はさらに、本願の第５発明を利用した別の実施形態を示している。この例は、信号到達時刻のウィンドウの早いか遅いかでのクラス分類を異なるチップ上にある二つのバスに対して行った例である。例えば図２２（ａ）のようにチップA上には、第１のバス系列が存在し、チップB上には第２のバス系列が存在する。各バス配線の進行方向から見た図が左側に、進行方向の横方向から２２０１の部分を見た図が右側に示されている。ここで二つのバス系列は異なるタイミングで動作するものとする。すなわち、これら各バスの動作タイミングは、例えば図２２（ｂ）に示されるような形で異なるタイミング（この場合は図１２の例と同様にサイクルタイムの前半と後半のタイミング）で動作する。このような場合に図２２（ａ）のままでは、同タイミングで動作する配線どうしが隣接しているために、クロストークによる遅延時間劣化が生じる。これを回避するために、図２２（ｃ）のように互いに交差するように各系列のバス配線を敷設するようにすれば、図１２と同様にクラス１とクラス２の配線が隣接する形となるため、クロストークによる遅延時間劣化を防止できる。この場合でも、各チップ設計における合成、配置のステップには影響を与えないため、設計作業の増大を防止できる。
【００５４】
図２３は、本願の第７発明を利用した設計方式を示している。すなわち隣接配線側の信号伝達経路に遅延素子を挿入すれば、図５で示されるようにしてクロストーク起因の遅延時間劣化を抑制することができるが、このような対策を合成や配置のステップのやり直しを伴わない形で実現するために、予め遅延素子を半導体チップ内やプリント基板上に配置しておくものである。図２３（ａ）は、遅延素子（２３０１）をチップ内に均等に予め配置しておくものである。一方図２３（ｂ）は、遅延素子（２３０２，２３０３）を各設計ブロック（またＩＰ）の周辺に集中的に遅延素子を配置するものである。このようにする理由は、各ブロック間を接続する配線は長距離になることが多く、このような長距離配線では並走距離が長いクロストークとなり、より遅延時間劣化も大きくなる傾向が強いため、このような問題をより回避しやすくするためである。同様のことが図２３（ｃ）に示されるプリント基板上でシステムを構築する場合にもあてはまる。一般にプリント基板は半導体チップに比べて物理的な寸法が大きいため、素子間の結線も長距離となりやすい。このためやはり、並走距離が長いクロストークとなり、より遅延時間劣化も大きくなる傾向が強い。従って、このような問題を解決するために図２３（ｃ）のように遅延素子（２３０４，２３０５）を半導体チップ等の素子周辺に集中的に配置するものである。なお、このようなプリント基板上のシステムの場合の素子周辺とは、必ずしも素子の外部周辺でなくともよく、素子内部での周辺部分でもよく、例えばＩ／Ｏバッファ内に遅延機構も設けたものであってもよい。なお、図２３（ａ）〜（ｃ）はチップや基板の要部平面図を示している。
【００５５】
図２４は、上記した種々の本発明を用いた設計システムのディスプレイ画面を示したものである。図５〜図７で示されるようなクロストーク起因の遅延時間劣化を低減するプロセスを設計システムの画面上で確認することができるようになっている。設計者は、最初、図２４において２４０２，２４０３の画面を見て、クロストーク起因の遅延時間劣化が起こっていることを確認する。次に、本発明で示したような幾つかの方法で対策を行った結果、２４０４，２４０５のように遅延時間劣化の問題が解消されたことを確認できるようになっている。このようなディスプレイ画面を設計システムが有することにより、設計者は迅速にクロストークによる問題を確認し、またその対策結果についても確認することができるようになる。
【００５６】
【発明の効果】
本発明を用いることにより，入力パターンに依存して着目配線および隣接配線のそれぞれの信号到達時刻が動的に変化するような場合であっても、クロストークによる遅延時間劣化の小さい、高性能な集積回路や基板上システムが実現できる。
【図面の簡単な説明】
【図１】二つの配線における信号到達時刻の組み合わせにより変化するディレイ劣化を説明するための回路及び特性図。
【図２】相対信号到達時刻（ＲＳＡＴ）による遅延劣化値の変化を説明する特性図。
【図３】入力パターン（信号伝達経路）に依存した信号到達時刻の変化を説明するための回路及び特性図。
【図４】入力パターン変化（信号伝達経路変化）に依存した信号到達時刻を考慮して遅延時間の劣化値を計算する方法（相対ウィンドウ法）を説明するための特性図。
【図５】本発明に係わるクロストーク低減方法の原理を説明するための特性図。
【図６】本発明に係わるクロストーク低減方法の他の原理を説明するための特性図。
【図７】本発明に係わるクロストーク低減方法の更に他の原理を説明するための特性図。
【図８】本発明の実施例を説明するための回路及び配線パターン図。
【図９】本発明の他の実施例を説明するための回路及び配線パターン図。
【図１０】本発明の他の実施例を説明するための配線パターン図。
【図１１】本発明の他の実施例を説明するための配線パターン及び遅延劣化特性図。
【図１２】本発明の他の実施例を説明するための配線トラック及び遅延劣化特性図。
【図１３】本発明の設計手法を説明するための設計システム図。
【図１４】本発明の設計手法を説明するための設計フロー図。
【図１５】本発明の他の設計手法を説明するための設計フロー図。
【図１６】本発明の他の設計手法を説明するための設計フロー図。
【図１７】本発明の他の設計手法を説明するための設計フロー図。
【図１８】本発明の実施例を説明するための配線要部図。
【図１９】本発明の他の実施例を説明するための配線要部図。
【図２０】本発明の他の実施例を説明するための配線要部図。
【図２１】本発明の他の実施例を説明するための遅延劣化特性及び配線要部図。
【図２２】本発明の他の実施例を説明するための配線要部及び遅延劣化特性図。
【図２３】本発明の他の実施例を説明するための配線要部図。
【図２４】本発明の設計手法を実行する設計システムのディスプレイ画面の説明図。
【符号の説明】
８０１、９０１：着目配線（ビクテイム）、８０２、９０２：隣接配線（アグレッシブ）、１３０１，２４０１：ディスプレイ装置、２３０１，２３０２，２３０４，２３０４：遅延素子、ＶＳＡＴ：ビクティム信号到達時刻、ＡＳＡＴ：アグレッサ信号到達時刻、ＲＳＡＴ：ＶＳＡＴを基準としてＡＳＡＴを相対的に計った相対信号到達時刻。
Claims (5)
- 着目配線とそれに隣接した配線とのそれぞれにおける信号到達時刻の範囲からその相対的な信号到達時刻が取りうる範囲である相対ウィンドウを計算後、予め求めた、上記相対的な信号到達時刻に対するクロストーク起因の遅延時間劣化情報を用いて、上記着目配線と上記隣接配線の間のクロストーク起因の遅延時間劣化を計算し、
上記クロストーク起因の遅延時間劣化により設計制約に違反が生じた場合に、上記相対ウィンドウを移動させる操作、または、上記信号到達時刻に対するクロストーク起因の遅延時間劣化を小さくする操作により、上記遅延時間劣化を所定の値より小さくすることを特徴とする電子回路装置の設計方法。 - 上記相対ウィンドウを移動させる操作、または、上記信号到達時刻に対するクロストーク起因の遅延時間劣化を小さくする操作は、上記着目配線または上記隣接した配線のそれぞれを駆動する論理ゲート乃至これより入力側にある論理ゲートの少なくとも一部の論理ゲートを、その他の論理ゲートを構成しているトランジスタのしきい値と異なるしきい値を有するトランジスタで構成することにより行うことを特徴とする請求項１記載の電子回路装置の設計方法。
- 上記相対ウィンドウを移動させる操作、または、上記信号到達時刻に対するクロストーク起因の遅延時間劣化を小さくする操作は、上記着目配線または上記隣接配線の少なくとも一方の配線を上下方向の配線層と横方向の配線層への容量またはインダクタンスの結合比が異なる配線トラックに置くことにより行うことを特徴とする請求項１記載の電子回路装置の設計方法。
- 内蔵された複数の電子回路ブロックを結合する複数の信号伝達経路からなる半導体チップまたは上記半導体チップが一つの回路基板上に搭載され複数の信号伝達経路によって電子回路が構成される電子回路装置を設計するに際し、
回路を構成する着目配線とそれに隣接した配線とのそれぞれにおける信号到達時刻の範囲からその相対的な信号到達時刻が取りうる範囲である相対ウィンドウを計算後、予め求めた、上記相対的な信号到達時刻に対するクロストーク起因の遅延時間劣化情報を用いて、上記着目配線と上記隣接配線の間のクロストーク起因の遅延時間劣化を計算し、
上記半導体チップ内に予め分散配置されて設けられた遅延素子、または上記半導体チップ内の回路ブロックの周辺に予め集中配置されて設けられた遅延素子、または上記基板土の上記半導体チップ周辺に予め集中配置されて設けられた遅延素子を、上記着目配線または上記隣接配線を含む信号伝達経路上に挿入することにより上記クロストーク起因の遅延時間劣化により設計制約に違反が生じた場合に、上記相対ウィンドウを移動させる操作、または、上記信号到達時刻に対するクロストーク起因の遅延時間劣化を小さくする操作により、上記遅延時間劣化を所定の値より小さくすることを特徴とする電子回路装置の設計方法。 - 遅延時間劣化値が比較的小さい電子論理回路を構成する第１配線層と、上記第１配線層よりも遅延時間劣化値が比較的大きい電子論理回路を構成する第２配線層とが一つの基板上に積層されてなり、
上下方向の配線層と横方向の配線層への距離の比率をＶ／Ｌ比とすると、
上記第１配線層は、第１のＶ／Ｌ比を有する領域に配置され、
上記第２配線層は、第１のＶ／Ｌ比より高いＶ／Ｌ比を有する領域に配置されることを特微とする電子論理回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019566A JP3983480B2 (ja) | 2001-01-29 | 2001-01-29 | 電子回路装置及びその設計方法 |
| US09/922,747 US6721930B2 (en) | 2001-01-29 | 2001-08-07 | Electronic circuit device and its design method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019566A JP3983480B2 (ja) | 2001-01-29 | 2001-01-29 | 電子回路装置及びその設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002222865A JP2002222865A (ja) | 2002-08-09 |
| JP3983480B2 true JP3983480B2 (ja) | 2007-09-26 |
Family
ID=18885423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001019566A Expired - Lifetime JP3983480B2 (ja) | 2001-01-29 | 2001-01-29 | 電子回路装置及びその設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6721930B2 (ja) |
| JP (1) | JP3983480B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6907586B1 (en) * | 2001-10-02 | 2005-06-14 | Lsi Logic Corporation | Integrated design system and method for reducing and avoiding crosstalk |
| US6651229B2 (en) * | 2001-10-09 | 2003-11-18 | International Business Machines Corporation | Generation of refined switching windows in static timing analysis |
| TWI221238B (en) * | 2002-05-17 | 2004-09-21 | Via Tech Inc | Circuitry cross-talk analysis with consideration of signal transitions |
| JP2004178285A (ja) * | 2002-11-27 | 2004-06-24 | Renesas Technology Corp | 寄生素子抽出装置 |
| US6836873B1 (en) * | 2002-12-06 | 2004-12-28 | Cadence Design Systems, Inc. | Static noise analysis with noise window estimation and propagation |
| US6948142B2 (en) * | 2003-06-02 | 2005-09-20 | Lsi Logic Corporation | Intelligent engine for protection against injected crosstalk delay |
| US7043708B2 (en) * | 2003-06-09 | 2006-05-09 | Lsi Logic Corporation | Intelligent crosstalk delay estimator for integrated circuit design flow |
| US7069528B2 (en) | 2003-08-27 | 2006-06-27 | Nec Electronics America, Inc. | System and method for reducing timing violations due to crosstalk in an integrated circuit design |
| JP2005135229A (ja) | 2003-10-31 | 2005-05-26 | Toshiba Corp | 半導体集積回路の自動設計方法 |
| US7219322B2 (en) * | 2004-04-27 | 2007-05-15 | Hewlett-Packard Development Company, L.P. | Multiple propagation speeds of signals in layered circuit apparatus |
| JP2005339060A (ja) * | 2004-05-25 | 2005-12-08 | Nec Electronics Corp | クロストーク計算装置およびクロストーク計算方法 |
| US7159160B2 (en) * | 2004-06-21 | 2007-01-02 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and apparatus for measuring switching noise in integrated circuits |
| US7191419B2 (en) * | 2004-07-22 | 2007-03-13 | International Business Machines Corporation | Method of timing model abstraction for circuits containing simultaneously switching internal signals |
| US7251798B2 (en) * | 2005-02-25 | 2007-07-31 | Verigy (Singapore) Pte. Ltd. | Method and apparatus for quantifying the timing error induced by crosstalk between signal paths |
| US7464359B2 (en) * | 2006-03-27 | 2008-12-09 | International Business Machines Corporation | Method for re-routing an interconnection array to improve switching behavior in a single net and an associated interconnection array structure |
| US20070288875A1 (en) * | 2006-06-08 | 2007-12-13 | Azuro (Uk) Limited | Skew clock tree |
| US8060846B2 (en) * | 2007-04-04 | 2011-11-15 | Advanced Micro Devices, Inc. | Inductance mitigation through switching density analysis |
| US8219952B2 (en) * | 2009-02-23 | 2012-07-10 | Synopsys, Inc. | Variation aware victim and aggressor timing overlap detection by pessimism reduction based on relative positions of timing windows |
| JP5943593B2 (ja) * | 2011-12-02 | 2016-07-05 | キヤノン株式会社 | 設計支援装置およびその情報処理方法 |
| US9501606B2 (en) * | 2013-12-30 | 2016-11-22 | Altera Corporation | Identifying the cause of timing failure of an IC design using sequential timing |
| US10628625B2 (en) | 2016-04-08 | 2020-04-21 | Synopsys, Inc. | Incrementally distributing logical wires onto physical sockets by reducing critical path delay |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619420A (en) * | 1995-05-04 | 1997-04-08 | Lsi Logic Corporation | Semiconductor cell having a variable transistor width |
| JP3175653B2 (ja) | 1997-07-18 | 2001-06-11 | 日本電気株式会社 | クロストークエラー改善方式及び方法 |
| US6453446B1 (en) * | 1997-12-24 | 2002-09-17 | Magma Design Automation, Inc. | Timing closure methodology |
| US5983006A (en) * | 1997-12-31 | 1999-11-09 | Intel Corporation | Method for analyzing and efficiently eliminating timing problems induced by cross-coupling between signals |
| US6467069B2 (en) * | 2000-12-15 | 2002-10-15 | International Business Machines Corporation | Timing closure and noise avoidance in detailed routing |
-
2001
- 2001-01-29 JP JP2001019566A patent/JP3983480B2/ja not_active Expired - Lifetime
- 2001-08-07 US US09/922,747 patent/US6721930B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002222865A (ja) | 2002-08-09 |
| US6721930B2 (en) | 2004-04-13 |
| US20020104064A1 (en) | 2002-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3983480B2 (ja) | 電子回路装置及びその設計方法 | |
| US6298468B1 (en) | Placement-based pin optimization method and apparatus for computer-aided circuit design | |
| JP2000082743A (ja) | 半導体集積回路装置、半導体集積回路配線方法およびセル配置方法 | |
| JP2004172373A (ja) | クロストーク修正方法 | |
| JP3887231B2 (ja) | クロストーク解析方法並びにそれを用いた電子回路装置の設計方法、設計支援方法、設計システム及び作成方法 | |
| US6609241B2 (en) | Method of designing clock wiring | |
| US6958545B2 (en) | Method for reducing wiring congestion in a VLSI chip design | |
| US20040267514A1 (en) | METHODOLOGY FOR FIXING Qcrit AT DESIGN TIMING IMPACT | |
| CN112699631B (zh) | 解决布线通道拐角处布线拥塞问题的设计优化方法 | |
| US6305002B1 (en) | Semiconductor integrated circuit having thereon on-chip capacitors | |
| JP2674462B2 (ja) | 半導体装置 | |
| JPH0677403A (ja) | 半導体集積回路装置及びその設計方法 | |
| KR19980079812A (ko) | 회로 레이아웃에 포함된 회로 구조를 최적화하는 방법 | |
| JP2006285445A (ja) | レイアウト設計方法、レイアウト設計プログラム、およびレイアウト設計装置 | |
| US8151232B2 (en) | Repeater driven routing methodology | |
| US20080209379A1 (en) | Method of designing semiconductor integrated circuit, design device, and CAD program | |
| US6934925B2 (en) | Method for designing semiconductor circuit | |
| US6845346B1 (en) | Iterative method of parasitics estimation for integrated circuit designs | |
| US11151298B1 (en) | Metal track routing with buffer bank insertion | |
| JP2737620B2 (ja) | 半導体集積回路の配線方法 | |
| JPH06349947A (ja) | 半導体集積回路装置のマスクパターン設計方法および設計装置 | |
| JP2872174B2 (ja) | マスタースライス方式の半導体集積回路及びそのレイアウト方法 | |
| JPH07141406A (ja) | 配置配線装置 | |
| JP3644413B2 (ja) | 素子及び配線の配置決定方法 | |
| JP2908447B1 (ja) | 半導体集積回路のレイアウト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040324 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040415 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041005 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050107 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060307 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060426 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060426 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070612 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070704 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |