JP2674462B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 9
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- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＬＳＩチップ内に形成された信号線の配線レイアウトに
関する。
ＬＳＩチップ内に形成された信号線の配線レイアウトに
関する。
【０００２】
【従来の技術】従来、半導体ＬＳＩにおいて、ＬＳＩチ
ップ内の内部配線の寄生ＣＲ（Ｃ：容量、Ｒ：抵抗）に
よる信号伝搬遅延は、常に動作高速化の妨げとなってい
る。このような寄生ＣＲが問題となる配線の一例とし
て、ＬＳＩチップの信号入力パッドから入力バッファ回
路までの配線レイアウトを図４に示す。
ップ内の内部配線の寄生ＣＲ（Ｃ：容量、Ｒ：抵抗）に
よる信号伝搬遅延は、常に動作高速化の妨げとなってい
る。このような寄生ＣＲが問題となる配線の一例とし
て、ＬＳＩチップの信号入力パッドから入力バッファ回
路までの配線レイアウトを図４に示す。
【０００３】図４では、信号線Ａ０〜Ａ５が、それぞれ
の信号入力パッドＰ０〜Ｐ５からそれらに対応する入力
バッファ回路ＩＮ０〜ＩＮ５まで配線されている様子
が、各部のディメンションとともに示されている。以
下、本明細書では、Ａ０〜Ａ５がメモリＬＳＩのアドレ
ス信号線であるとして説明して行くが、もちろんこのよ
うな問題はメモリＬＳＩのアドレス信号線に限らず、Ｌ
ＳＩ一般に適用される。
の信号入力パッドＰ０〜Ｐ５からそれらに対応する入力
バッファ回路ＩＮ０〜ＩＮ５まで配線されている様子
が、各部のディメンションとともに示されている。以
下、本明細書では、Ａ０〜Ａ５がメモリＬＳＩのアドレ
ス信号線であるとして説明して行くが、もちろんこのよ
うな問題はメモリＬＳＩのアドレス信号線に限らず、Ｌ
ＳＩ一般に適用される。
【０００４】信号入力パッドＰ０〜Ｐ５の位置は、ＬＳ
Ｉチップが搭載されるパッケージの信号入力ピンの位置
によって決まるため、図４のように間隔があき、入力バ
ッファ回路に至る各信号線の配線長に差ができる。図４
では一例として信号入力パッド間隔が１ｍｍの場合を示
している。その結果、各信号線の寄生ＣＲがそれぞれ異
なってくる。
Ｉチップが搭載されるパッケージの信号入力ピンの位置
によって決まるため、図４のように間隔があき、入力バ
ッファ回路に至る各信号線の配線長に差ができる。図４
では一例として信号入力パッド間隔が１ｍｍの場合を示
している。その結果、各信号線の寄生ＣＲがそれぞれ異
なってくる。
【０００５】ＬＳＩチップ内の配線の寄生容量値は、Ｌ
ＳＩのデバイス構造によって変ってくるが、概ね図５に
示すような傾向を持つ。図５は、配線間隔に対する単位
長さあたりの配線容量値の依存性を示すグラフである。
図５において、ある幅を持つ配線についてみると、線間
隔が広いほど対隣接配線の容量成分が少なくなり、対基
板成分のみとなるため配線容量は小さくなる。また、配
線幅が太くなるほど対基板成分が大きくなるため、配線
容量値は大きくなる。さらに、図５の値に配線抵抗値を
掛け、時定数ＣＲの配線間隔依存性に書き直して、配線
信号遅延と配線間隔および配線長との関連を表したグラ
フが図６である。
ＳＩのデバイス構造によって変ってくるが、概ね図５に
示すような傾向を持つ。図５は、配線間隔に対する単位
長さあたりの配線容量値の依存性を示すグラフである。
図５において、ある幅を持つ配線についてみると、線間
隔が広いほど対隣接配線の容量成分が少なくなり、対基
板成分のみとなるため配線容量は小さくなる。また、配
線幅が太くなるほど対基板成分が大きくなるため、配線
容量値は大きくなる。さらに、図５の値に配線抵抗値を
掛け、時定数ＣＲの配線間隔依存性に書き直して、配線
信号遅延と配線間隔および配線長との関連を表したグラ
フが図６である。
【０００６】再び図４に戻り、上述の信号線毎の配線長
の違いによる信号遅延について説明する。図４の信号線
Ａ０〜Ａ５の配線幅と配線間隔（以下、配線／間隔と記
す）は、合計の配線領域幅の制限（ＬＳＩチップサイズ
から生ずる制限）から、線幅／間隔＝１．６μｍ／１．
６μｍと決めている。この時、信号入力パッドＰ０〜Ｐ
５に入力信号が印加されると、信号線Ａ０〜Ａ５の入力
バッファ入口Ｂ０〜Ｂ５における波形は、図７の波形図
に示すように各信号線のＣＲ差を反映して遅延する。
の違いによる信号遅延について説明する。図４の信号線
Ａ０〜Ａ５の配線幅と配線間隔（以下、配線／間隔と記
す）は、合計の配線領域幅の制限（ＬＳＩチップサイズ
から生ずる制限）から、線幅／間隔＝１．６μｍ／１．
６μｍと決めている。この時、信号入力パッドＰ０〜Ｐ
５に入力信号が印加されると、信号線Ａ０〜Ａ５の入力
バッファ入口Ｂ０〜Ｂ５における波形は、図７の波形図
に示すように各信号線のＣＲ差を反映して遅延する。
【０００７】
【発明が解決しようとする課題】上述したような信号の
遅延差は、その信号がメモリＬＳＩのアドレス信号など
である時に特に問題となる。メモリＬＳＩでは、アドレ
ス信号を受けた時、そのアドレスに対応するメモリセル
にデータを読み書きする。メモリＬＳＩのアクセススピ
ードは、最も遅いアドレス信号（図４では信号線Ａ０）
でリミットされるため、アドレス信号の遅延差は、その
ままメモリＬＳＩのアクセススピードに反映して高速化
を妨げる要因となる。また、図６からもわかるように、
配線間隔をさらに広げればＣＲは小さくなり、アクセス
スピードはさらに速くできるが、配線領域幅も広くな
り、チップサイズが大きくなるという問題がある。
遅延差は、その信号がメモリＬＳＩのアドレス信号など
である時に特に問題となる。メモリＬＳＩでは、アドレ
ス信号を受けた時、そのアドレスに対応するメモリセル
にデータを読み書きする。メモリＬＳＩのアクセススピ
ードは、最も遅いアドレス信号（図４では信号線Ａ０）
でリミットされるため、アドレス信号の遅延差は、その
ままメモリＬＳＩのアクセススピードに反映して高速化
を妨げる要因となる。また、図６からもわかるように、
配線間隔をさらに広げればＣＲは小さくなり、アクセス
スピードはさらに速くできるが、配線領域幅も広くな
り、チップサイズが大きくなるという問題がある。
【０００８】本発明の目的は、チップサイズを大きくす
ることなく、上記のような複数の信号線間の信号遅延差
を小さくすることにより上記問題を解決することにあ
る。
ることなく、上記のような複数の信号線間の信号遅延差
を小さくすることにより上記問題を解決することにあ
る。
【０００９】
【課題を解決するための手段】本発明は、ＬＳＩチップ
内に配線長の異なる複数の信号線が長さ順に互いに並行
して形成された半導体装置において、前記各信号線どう
しの線間隔をそれぞれ同一としかつ信号線の長いものか
ら短いものに向って線幅を順次細くするか、または各信
号線の線幅をそれぞれ同一としかつ信号線の長いものか
ら短いものに向って信号線どうしの線間隔を順次狭める
か、または信号線の長いものから短いものに向って線幅
を順次細くすると同時に信号線どうしの線間隔を順次狭
めて配線している。
内に配線長の異なる複数の信号線が長さ順に互いに並行
して形成された半導体装置において、前記各信号線どう
しの線間隔をそれぞれ同一としかつ信号線の長いものか
ら短いものに向って線幅を順次細くするか、または各信
号線の線幅をそれぞれ同一としかつ信号線の長いものか
ら短いものに向って信号線どうしの線間隔を順次狭める
か、または信号線の長いものから短いものに向って線幅
を順次細くすると同時に信号線どうしの線間隔を順次狭
めて配線している。
【００１０】また、前記長い信号線の線幅または線間隔
を広げたことによって増加した面積を、短い信号線の線
幅または線間隔を狭めたことによって減少した面積で補
い、ＬＳＩチップサイズを一定としている。
を広げたことによって増加した面積を、短い信号線の線
幅または線間隔を狭めたことによって減少した面積で補
い、ＬＳＩチップサイズを一定としている。
【００１１】また、前記ＬＳＩチップ内の信号線は信号
入力パッドから入力バッファ回路まで配線されている。
入力パッドから入力バッファ回路まで配線されている。
【００１２】
【作用】本発明は、ＬＳＩチップ内を長さの異なる複数
の信号線が並行している時に、配線長の長い信号線は線
幅あるいは線間隔を広くしてＣＲを下げ、そこで広くな
った分の配線領域を配線長の短い信号線の線幅あるいは
線間隔を狭くして補うことにより、ＬＳＩチップの合計
配線領域を広げずに信号線間の遅延差をなくすようにし
ている。
の信号線が並行している時に、配線長の長い信号線は線
幅あるいは線間隔を広くしてＣＲを下げ、そこで広くな
った分の配線領域を配線長の短い信号線の線幅あるいは
線間隔を狭くして補うことにより、ＬＳＩチップの合計
配線領域を広げずに信号線間の遅延差をなくすようにし
ている。
【００１３】
【実施例】本発明の第１の実施例を図面を参照しながら
説明する。図１は、図４で示した従来と同様に構成され
た配線に対して本発明を適用したレイアウト図である。
図１の各構成要素は、図４と同様であるので説明を省略
する。
説明する。図１は、図４で示した従来と同様に構成され
た配線に対して本発明を適用したレイアウト図である。
図１の各構成要素は、図４と同様であるので説明を省略
する。
【００１４】ここで、最も配線長の長い信号線Ａ０につ
いて、線幅／間隔を１．６μｍ／２．８μｍとしてＣＲ
値を下げる。この線幅／間隔は、図６のグラフにおい
て、配線長１０ｍｍで配線幅１．６μｍの配線ＣＲが飽
和するところ、つまりこれ以上線幅／間隔を広げてもＣ
Ｒが小さくならないところから選んでいる。正確には入
力バッファ回路群の長さ（図では〜１ｍｍ）を考慮すべ
きであるが、ここではそれを無視して説明している。
いて、線幅／間隔を１．６μｍ／２．８μｍとしてＣＲ
値を下げる。この線幅／間隔は、図６のグラフにおい
て、配線長１０ｍｍで配線幅１．６μｍの配線ＣＲが飽
和するところ、つまりこれ以上線幅／間隔を広げてもＣ
Ｒが小さくならないところから選んでいる。正確には入
力バッファ回路群の長さ（図では〜１ｍｍ）を考慮すべ
きであるが、ここではそれを無視して説明している。
【００１５】これにより、図４の従来例における線幅／
間隔１．６μｍ／１．６μｍの時に比べてＣＲ値で１０
％程度良くなることがわかる。また、寄生ＣＲの線幅／
間隔への依存性はデバイス構造によって異なる。従っ
て、線幅／間隔の決定は、図６に示したデータを用いて
上述のような手順で行うことになる。
間隔１．６μｍ／１．６μｍの時に比べてＣＲ値で１０
％程度良くなることがわかる。また、寄生ＣＲの線幅／
間隔への依存性はデバイス構造によって異なる。従っ
て、線幅／間隔の決定は、図６に示したデータを用いて
上述のような手順で行うことになる。
【００１６】本実施例で、Ａ０〜Ａ５がメモリＬＳＩの
アドレス信号線であるとすれば、このＬＳＩのアドレス
アクセス時間はこの最も配線長の長い信号線Ａ０で決ま
り、図４の場合より約１０％のアクセス高速化となる。
以下、順次図１に記載のように線幅／間隔を狭めて行
く。こうして合計の配線領域幅を広げずに済ますことが
できる。つまり、チップサイズは大きくならない。
アドレス信号線であるとすれば、このＬＳＩのアドレス
アクセス時間はこの最も配線長の長い信号線Ａ０で決ま
り、図４の場合より約１０％のアクセス高速化となる。
以下、順次図１に記載のように線幅／間隔を狭めて行
く。こうして合計の配線領域幅を広げずに済ますことが
できる。つまり、チップサイズは大きくならない。
【００１７】図１の場合の信号線Ａ０〜Ａ５からの入力
に対する入力バッファ入口Ｂ０〜Ｂ５における信号波形
を、図７の従来の波形と比較して図２に示す。図２から
わかるように、本実施例によればＢ０〜Ｂ５における各
信号線間の遅延差は小さくなり、かつ、Ｂ０における遅
延のセンター値が矢印で示す分だけ短くなる。このよう
にして、配線長の長い（すなわち遅延時間の長い）信号
線Ａ０の遅延が短くなり、かつ、配線長の短い（すなわ
ち遅延時間の短い）信号線Ａ５の遅延が長くなって、信
号線間の遅延差が縮まる。その結果、遅延時間をリミッ
トしている信号線の遅延が短くなるため、全体としての
動作高速化が達成される。
に対する入力バッファ入口Ｂ０〜Ｂ５における信号波形
を、図７の従来の波形と比較して図２に示す。図２から
わかるように、本実施例によればＢ０〜Ｂ５における各
信号線間の遅延差は小さくなり、かつ、Ｂ０における遅
延のセンター値が矢印で示す分だけ短くなる。このよう
にして、配線長の長い（すなわち遅延時間の長い）信号
線Ａ０の遅延が短くなり、かつ、配線長の短い（すなわ
ち遅延時間の短い）信号線Ａ５の遅延が長くなって、信
号線間の遅延差が縮まる。その結果、遅延時間をリミッ
トしている信号線の遅延が短くなるため、全体としての
動作高速化が達成される。
【００１８】ここまでは、信号入力パッドと入力バッフ
ァ回路との間の信号配線について述べてきた。しかし、
図１と同様に、長さの異なる信号線が並行して走るよう
な構成となっていれば、図３に第２の実施例として示す
ように、ＬＳＩチップ内に形成された信号駆動回路ＤＲ
Ｖ０〜ＤＲＶ５から信号受信回路ＲＣＶ０〜ＲＣＶ５に
至る配線についても同様に本発明が適用できる。
ァ回路との間の信号配線について述べてきた。しかし、
図１と同様に、長さの異なる信号線が並行して走るよう
な構成となっていれば、図３に第２の実施例として示す
ように、ＬＳＩチップ内に形成された信号駆動回路ＤＲ
Ｖ０〜ＤＲＶ５から信号受信回路ＲＣＶ０〜ＲＣＶ５に
至る配線についても同様に本発明が適用できる。
【００１９】
【発明の効果】以上述べたように本発明は、半導体ＬＳ
Ｉチップ内の配線の寄生ＣＲが線幅／間隔に依存するこ
とから、配線長の長い信号線は短い信号線よりも線幅／
間隔を広げてＣＲを小さくし、その広げた分の占める面
積を配線長の短い信号線の線幅／間隔を狭めることで補
うようにしたので、ＬＳＩチップサイズは大きくなるこ
とがなく、また、信号線間の遅延差が小さくなりＬＳＩ
の動作を高速化することができる。
Ｉチップ内の配線の寄生ＣＲが線幅／間隔に依存するこ
とから、配線長の長い信号線は短い信号線よりも線幅／
間隔を広げてＣＲを小さくし、その広げた分の占める面
積を配線長の短い信号線の線幅／間隔を狭めることで補
うようにしたので、ＬＳＩチップサイズは大きくなるこ
とがなく、また、信号線間の遅延差が小さくなりＬＳＩ
の動作を高速化することができる。
【図１】本発明の第１の実施例を示すＬＳＩチップ上の
信号線の配線レイアウト図である。
信号線の配線レイアウト図である。
【図２】本発明の第１の実施例と従来例とを比較する図
で、信号入力点から配線遅延を経過した後の波形図であ
る。
で、信号入力点から配線遅延を経過した後の波形図であ
る。
【図３】本発明の第２の実施例を示すＬＳＩチップ上の
信号線の配線レイアウト図である。
信号線の配線レイアウト図である。
【図４】従来の半導体装置の信号線の配線レイアウト図
である。
である。
【図５】単位長さあたりの配線寄生容量の配線間依存性
を示すグラフである。
を示すグラフである。
【図６】配線寄生ＣＲの配線間依存性を示すグラフであ
る。
る。
【図７】従来の配線において信号入力点から配線遅延を
経過した後の波形図である。
経過した後の波形図である。
Ａ０〜Ａ５ 信号線 Ｐ０〜Ｐ５ 信号入力パッド Ｂ０〜Ｂ５ 入力バッファ入口 ＩＮ０〜ＩＮ５ 入力バッファ回路 ＤＲＶ０〜ＤＲＶ５ 信号駆動回路 ＲＣＶ０〜ＲＣＶ５ 信号受信回路
Claims (2)
- 【請求項１】 ＬＳＩチップ内に配線長の異なる複数の
信号線が長さ順に互いに並行して形成された半導体装置
において、前記各信号線どうしの線間隔をそれぞれ同一
としかつ信号線の長いものから短いものに向って線幅を
順次細くするか、または各信号線の線幅をそれぞれ同一
としかつ信号線の長いものから短いものに向って信号線
どうしの線間隔を順次狭めるか、または信号線の長いも
のから短いものに向って線幅を順次細くすると同時に信
号線どうしの線間隔を順次狭めて配線したことを特徴と
する半導体装置。 - 【請求項２】 前記長い信号線の線幅または線間隔を広
げたことによって増加した面積を、短い信号線の線幅ま
たは線間隔を狭めたことによって減少した面積で補い、
ＬＳＩチップサイズを一定とした請求項１記載の半導体
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5085823A JP2674462B2 (ja) | 1993-04-13 | 1993-04-13 | 半導体装置 |
| EP94105617A EP0620595A1 (en) | 1993-04-13 | 1994-04-12 | Semiconductor integrated circuit device having parallel signal wirings variable in either width or interval |
| US08/227,029 US5473195A (en) | 1993-04-13 | 1994-04-13 | Semiconductor integrated circuit device having parallel signal wirings variable in either width or interval |
| KR2019980016775U KR200143473Y1 (en) | 1993-04-13 | 1998-09-04 | Semiconductor integrated circuit device having parallel signal wirings variable in either width or interval |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5085823A JP2674462B2 (ja) | 1993-04-13 | 1993-04-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06302694A JPH06302694A (ja) | 1994-10-28 |
| JP2674462B2 true JP2674462B2 (ja) | 1997-11-12 |
Family
ID=13869580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5085823A Expired - Fee Related JP2674462B2 (ja) | 1993-04-13 | 1993-04-13 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5473195A (ja) |
| EP (1) | EP0620595A1 (ja) |
| JP (1) | JP2674462B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5990502A (en) * | 1995-12-29 | 1999-11-23 | Lsi Logic Corporation | High density gate array cell architecture with metallization routing tracks having a variable pitch |
| US5719445A (en) * | 1996-12-23 | 1998-02-17 | Sgs-Thomson Microelectronics, Inc. | Input delay control |
| US5977574A (en) * | 1997-03-28 | 1999-11-02 | Lsi Logic Corporation | High density gate array cell architecture with sharing of well taps between cells |
| US6025647A (en) * | 1997-11-24 | 2000-02-15 | Vlsi Technology, Inc. | Apparatus for equalizing signal parameters in flip chip redistribution layers |
| US6407576B1 (en) | 1999-03-04 | 2002-06-18 | Altera Corporation | Interconnection and input/output resources for programmable logic integrated circuit devices |
| US6590419B1 (en) * | 1999-10-12 | 2003-07-08 | Altera Toronto Co. | Heterogeneous interconnection architecture for programmable logic devices |
| US6446247B1 (en) | 1999-11-29 | 2002-09-03 | International Business Machines Corporation | Optimization of printed wire circuitry on a single surface using a circle diameter |
| JP2001283590A (ja) * | 2000-03-31 | 2001-10-12 | Fujitsu Ltd | 半導体集積回路 |
| JP5189852B2 (ja) | 2008-02-15 | 2013-04-24 | ルネサスエレクトロニクス株式会社 | 配線配置方法及び半導体集積回路装置 |
| JP4582169B2 (ja) * | 2008-03-26 | 2010-11-17 | ソニー株式会社 | 静電容量型入力装置、入力機能付き表示装置および電子機器 |
| JP5103254B2 (ja) * | 2008-04-16 | 2012-12-19 | 株式会社ジャパンディスプレイイースト | 静電容量方式タッチパネルおよびそれを備える画面入力型表示装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254633A (ja) * | 1984-05-30 | 1985-12-16 | Nec Corp | 回路の等容量配線方式 |
| JPS61156834A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導岩集積回路の信号伝送路 |
| US4914504A (en) * | 1987-08-10 | 1990-04-03 | Siemens Aktiengesellschaft | Opto-electronic image sensor arrangement |
| JPH06103693B2 (ja) * | 1987-09-07 | 1994-12-14 | 日本電気株式会社 | 半導体装置 |
| JPH0195535A (ja) * | 1987-10-07 | 1989-04-13 | Mitsubishi Electric Corp | 半導体集積回路用配線装置 |
| JPH01239964A (ja) * | 1988-03-22 | 1989-09-25 | Nec Corp | 半導体集積回路の電源配線レイアウト法 |
| JPH03120743A (ja) * | 1989-10-03 | 1991-05-22 | Nec Corp | 半導体装置 |
| JPH03196661A (ja) * | 1989-12-26 | 1991-08-28 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
-
1993
- 1993-04-13 JP JP5085823A patent/JP2674462B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-12 EP EP94105617A patent/EP0620595A1/en not_active Withdrawn
- 1994-04-13 US US08/227,029 patent/US5473195A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06302694A (ja) | 1994-10-28 |
| EP0620595A1 (en) | 1994-10-19 |
| US5473195A (en) | 1995-12-05 |
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