JPS60263220A - クロツク信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は改良されたオン・チップ・クロック信号発生回
路、さらに具体的にはクロック信号発生回路内にあって
、クロック信号発生回路から発生されるクロック信号の
周波数を安定させる装置に関する。

［従来技術］ 現在の計算機システムに関連して使用される成る集積回
路チップは、チップ外に置かれたソースから発生される
システム・クロック信号に応答して高周波クロック信号
を発生するクロック信号発生回路を有している。高周波
クロック信号はチップ内に配置された種々の回路、例え
ばプロセッサ回路の機能を調整するのに使用される。ク
ロック信号発生回路はシステム・クロックから第１のパ
ルスを受取った時に第１のパルスを発生する。システム
・クロックの第２のパルスが受取られた時には第２のパ
ルスを発生する。しかしながら、又クロック信号発生回
路は、発生された第１及び第２パルスの間に介在する中
間パルスを発生する。

クロック信号発生回路の特定の特性により、高周波クロ
ック信号の周波数は一定していない。すなわち高周波ク
ロック信号内の中間パルスの位置が変化する一方で、高
周波クロック信号の第１及び第２のパルスの位置は変化
しないからである。

（なんとなれば、これ等のパルスはシステム・クロック
に応答して発生されるからである）６従来技術の計算シ
ステムは現在の計算システムの様には動作速度の点で高
速でない。この結果、高周波クロック信号の周波数の不
安定は従来の計算システムの性能に致命的な影響を与え
る事はなかった。しかしながら、動作速度が速くなった
ので、高周波クロック信号の一定でない周波数は現在の
計算システムの性能に決定的な影響を与える。

特にプロセッサ回路の如きチップ上の種々の回路の動作
性能は決定的な影響を受ける。従って、クロック信号発
生回路内にこれから発生される高周波クロック信号の周
波数を安定化させる装置を与える必要がある。

［発明が解決しようとする問題点コ 本発明の主目的はクロック信号発生回路によって発生さ
れるクロック信号の周波数を安定させる装置を含むオン
・チップ・クロック信号発生回路を与える事にある。

本発明に従えばクロック信号発生器によって発生される
クロック信号の周波数を安定させる装置を含むオン・チ
ップ・クロック信号発生回路が与えられるが、該安定さ
せる装置はクロック信号をなす中間パルスの位置の変化
を最小にする事によってクロック信号の周波数を安定さ
せる。

［問題点を解決するための手段］ 本発明に従えば、第１のパルス及び第２のパルスを受取
るための予備遅延線を含み、該予備遅延線中の中の第１
のパルス及び第２のパルスの位置を示す出力信号を発生
するクロック信号発生回路が与えられる。クロック信号
発生回路はさらに追加の遅延線、第１のパルスを受取る
ために該追加の遅延線に接続され、追加の遅延線中の第
１のパルスの位置を決定し、その位置を示す出力信号を
発生する位置決定装置並びに追加の遅延線中の第１のパ
ルスの位置を示す位置決定装置からの出力信号及び予備
遅延線中の第２のパルスの位置を示す予備遅延線からの
出力信号を受取って、予備もしくは追加の遅延線中で第
１のパルスが十分な遅延を受けていない時は時間的に遅
く第１のパルスを発生し、あるいは追加の遅延線からの
第１のパルスの受取りに応答し且つ予備遅延線の第２の
パルスの位置に従って、予備及び追加の遅延線中で第１
のパルスが十分な遅延を受けている時は時間的に早く第
１のパルスを発生する事によって中間のパルスを発生す
る装置を含む。この様にして発生された第１のパルスが
、オン・チップ・クロック信号発生回路によって発生さ
れる高周波クロック信号の中間のパルスとなる。

［作用］ 本発明に従うクロック・パルス信号発生回路の出力周波
数の安定化は予備遅延線に直列な追加の遅延線を接続す
る事によって達成される。これ等の遅延線の遅延量はシ
ステム・クロック信号の周期よりも長い。各遅延線には
途中及び接続点に出力端子が与えらる。接続点は標準の
遅延量の場合システム・クロック信号の周期の１／２の
点に選ばれる。遅延線の特性の変化によって、遅延量が
少なくなると、周期の１／２の時間には第１のパルスは
追加の遅延線の前端近くの出力端子に達し。

第２のパルスは予備遅延線の後端近く６出力端子に達し
ている。従ってこれ等の出力端子の出力をＡＮＤする事
によって中点にある中間のパルスが得られる。遅延量が
大きくなった場合の周波数安定化の原理も容易に明らか
であろう。

［実施例］ 第２図を参照するに、従来の集積回路チップ１０が示さ
れている。チップ１０は高周波クロック発生回路１０ａ
及び高周波クロック発生回路１０ａの出力に接続された
プロセッサ回路１０ｂを含む。高周波クロック発生回路
１０ａはチップ１０の外部のソースからシステム・クロ
ック信号を受取り、システム・クロックに応答して高周
波クロック信号を発生する。プロセッサ回路１０ｂは高
周波クロック信号を受取り、この信号を使用しその意図
された機能を遂行する。

第２ａ図を参照するに、代表的システム・クロック信号
１２が示されている。第２ｂ図を参照すると、代表的な
高周波クロック信号１４が示されてしる。第２ａ図のシ
ステム・クロック信号は第１のパルス１２ａ、第２のパ
ルス１２ｂ及び第３のパルス１’２ｃを含んでいる。第
２ｂ図の高周波クロック信号も又第１のパルス１４ａ、
第２のパルス１４ｂ及び第３のパルス１４ｃを含んでい
る。

しかしなから、高周波クロック信号はさらに中間のパル
ス１４ｄを含んでいる。

第２図に示されている従来の高周波クロック発生回路１
０ａは可変周波数の高周波数クロック信号を発生する。

周波数が変化するのは高周波クロック信号１４内の中間
のパルス１４ｄの位置が一定でないからである。中間の
パルス１４ｄは矢印１４ｄｌ及び１４ｄ２によって示さ
れた様に中点の左方もしくは右方に存在する点迄その意
図された位置が移動する。この結果チップ１０上のプロ
セッサ回路１０ｂの機能は、決定的な影響を受ける。

第３図を参照するに、従来の高周波クロック発生回路１
０ａの詳細な構造が示されている。第３図の高周波クロ
ック発生回路１０ａは第２ｂ図に示された、高周波クロ
ック信号１４の周波数の変動の原因となる移動する中間
パルス１４ｄを含む高周波クロック信号を発生する。第
３図に示された如く、高周波発生回路１０ａは互に接続
された複数個のＡＮＤゲート１０ａ１を含む。第１のＡ
ＮＤゲート１０ａ１はその入力端子の一方にシステム・
クロック信号を、入力端子の他方に高レベル（２進１）
信号（６９で示される）を受取る。この高レベル（２進
１）信号は第３図に示された他のＡＮＤゲート１０ａ１
の各々の他方の入力端子に接続されている。第１のＡＮ
Ｄゲート１０ａ１の出力端子は第２のＡＮＤゲーｈｌｏ
ａ　１の入力端子の一方に接続されている。第２のＡＮ
Ｄゲート１ｏａｌの出力端子は第３のＡＮＤゲート１゜
ａｌの入力端子の一方に接続されている。第３及び第４
のＡＮＤゲート１０ａ１の出力端子は夫々第４及び第５
のＡＮＤゲート１０ａｌの入力端子に接続されている。

第５のＡＮＤゲート１０ａ１の出力端子はＯＲゲート１
０ａ２の入力端子に接続されている。ＯＲゲート１０ａ
２の他方の入力端子は直接システム・クロック信号に接
続されている。ＯＲゲート１０ａ２によって発生される
出力信号は第２ｂ図に示されている高周波クロック信号
１４で表わされている。

動作について説明すると、第３図に示された従来の高周
波クロック発生回路１０ａは次の様に動作する。

各Ａ　Ｎ　Ｄ　１０　ａ　ｌは固有の遅延量を含むとい
う意味で、ＡＮＤ回路１０ａ１の各々は遅延素子をなし
ている。しかしながら、ＡＮＤゲート１０ａ１に固有の
遅延量はそのＡＮＤゲートに固有な種々の因子に依存す
る。しかしながら、ここでは各ＡＮＤゲート１０ａ１の
遅延量は時間毎に変化するというだけで十分である。

システム・クロックの第１のパルス１２ａが発生すると
、この第１のパルスはＯＲゲート１０ａ２の他方の入力
端子によって受取られ、これを直接伝わって高周波クロ
ック信号の第１のパルス１４ａとなる。これと同時にシ
ステム・クロックの第１のパルス１２ａは複数のＡＮＤ
ゲート１０ａ１を通ってＯＲゲート１０ａ２の入力端子
の一方に入力される。ＡＮＤゲート１０ａ１に固有の遅
延量は変化するので、第１のパルス１２ａはＯＲゲート
１０ａ２の一方の端子によって予定の時間よりも早くも
しくは遅く受取られる。従って、中間のパルスが発生さ
れる時は高周波クロック信号の第１のパルス１４ａ及び
第２のパルス１４ｂの中点でこの中間のパルスがＯＲゲ
ート１０ａ２によって発生されたりされなかったりする
。第２ａ図及び第２ｂ図の第２及び第３パルス１２ｂ、
１４ｂ、１２ｃ及び１４ｃを使用して説明すると、中間
のパルス１４ｄは矢印１４ｄ１及び１４ｄ２によって示
された様に早目もしくは遅日に発生される事がある。シ
ステム・クロックの第２及び第３のパルス１２ｂ及び１
２ｃが高周波クロック発主回路１０ａによって受取られ
る時は、これ等は直接ＯＲゲート１０ａ２を通って高周
波クロック発生回路１０ａの出力に伝搬され、パルス１
４ｂ及び１．４　ｃが発生される。なんとなれば、ＯＲ
ゲート１０ａ２の他の入力端子は直接システム・クロッ
クに接続されていて、高周波クロック信号の第２及び第
３パルス１’４　ｂ及び１４ｃがシステム・クロックの
第２及び第３のパルス１２ｂ及び１２Ｃに応答して直ち
に発生されるからである。しかしながら、高周波クロッ
ク信号の中間のパルス１４ｄの発生は第３図に示された
遅延素子の特性に依存するので、中間のパルス１４ｄは
高周波クロック信号１４の第２のパルス１４ｂ及び第３
のパルス１４ｃ間の中点で発生されたり、されなかつ′
たりする。従って第３図に示された高周波クロック信号
発生回路１０ａの実施例に関して云えば高周波数クロッ
ク信号１４の周波数は一定でない。

従って第２図に示されたプロセッサ回路１０ｂの機能は
決定的な影響を受ける。この欠点をなくするために、第
２図に示された高周波クロック発生回路１０ａの他の実
施例が必要になる。

第１図を参照するに本発明に従う高周波クロック発生回
路１０ａが示されている。第１図において、再び複数個
のＡＮＤゲート１ｏａｉが図示されている。しかしなが
ら、第２の複数のＡＮＤゲート１０ａ３が原ＡＮＤゲー
ト１０ａｌの出力に直列に接続されている。複数の原Ａ
　Ｎ　Ｄ　１０　ａ　１は又予備遅延線と呼ばれ、第２
の複数のＡＮＤ　１０ａ３は追加の遅延線と呼ばれる。

説明を簡単にするために、ＡＮＤゲート１０ａ１及び１
０ａ４は１乃至１４迄の番号が順番につけられている。

第１図で、ＡＮＤゲート１乃至１４は互に直列に接続さ
れている。第１の出力端子がＡＮＤゲート４及び５の間
に存在して、Ｐｓと記されている。

第２の出力端子がＡＮＤゲート５及び６の間に存在し、
Ｐｎと記されている。第３の出力端子がＡＮＤゲート６
及び７間に存在し、ｐｂと記されている。ＡＮＤゲート
１４を除くと、各ＡＮＤゲートの出力端子は次のＡＮＤ
ゲートの入力端子の一方に順次に接続されている。ＡＮ
Ｄゲート１の入力端子の一方はシステム・クロック信号
に接続されている。ＡＮＤゲート１乃至１４の他の入力
端子は高レベル（２進１）の入力信号源に接続されてい
る。

ラッチＬ１、Ｌ２、Ｌ３及びＬ４より成る複数個のラッ
チ回路１０ａ４は夫々ＡＮＤゲート８．１０．１２及び
１４の出力端子に接続されている。

具体的にはラッチ回路Ｌ１のデータ端子はＡＮＤゲート
８の出力に接続されている。ラッチ回路Ｌ２のデータ端
子はＡＮＤゲート１０の出力端子に接続されている。ラ
ッチ回路Ｌ３のデータ端子はＡＮＤゲート１２の出力端
子に接続されている。

ラッチ回路１４のデータ端子はＡＮＤゲート１４の出力
端子に接続されている。ラッチＬ１、Ｌ２、Ｌ３及びＬ
４のクロック端子はクロック分配回路１０ａ５を介して
システム・クロック信号１２に接続されている。ラッチ
回路Ｌ２の出力端子は反転器１０　ａ　６　（ａ）を介
してＡＮＤゲート１０ａ６の入力端子に接続されている
。ラッチ回路Ｌ１の出力端子はＡＮＤゲート１０ａ６の
入力端子の他方に接続されている。ラッチ回路Ｌ３の出
力端子は反転器１０　ａ　７　（ａ）を介してＡＮＤゲ
ート１０ａ７の入力端子の一方に接続されている。ＡＮ
Ｄゲート１０ａ７の他方の端子はラッチ回路Ｌ２の出力
端子に接続されている。ラッチ回路Ｌ４の出力端子は反
転器１０　ａ　８　（ａ）を介してＡＮＤゲート１０ａ
８の入力端子の一方に接続されている。ＡＮＤゲート１
０ａ８の他方の入力端子はラッチ回路Ｌ３の出力端子に
接続されている。ＡＮＤゲート１０ａ９は出力端子Ｐｓ
に接続された１つの入力端子を有し、ＡＮＤゲート１ｏ
ａ６の出力端子に接続された他の入力端子を有する。Ａ
ＮＤゲート１０ａｌＯは出力端子Ｐｎに接続された一入
力端子を含み、ＡＮＤゲート１ｏａ７の出力端子に接続
された他の入力端子を含む。ＡＮＤゲート１０ａｌｌは
出力端子ｐｂに接続された一入力端子及びＡＮＤゲート
１０ａ８の出力端子に接続された他の入力端子を含む。

ＡＮＤゲート１０ａ９．１０ａｌＯ及び１０ａｌｌの出
力端子はＯＲゲート１０ａ１２の夫々の入力端子に接続
されている。ＯＲゲート１０ａ１２の出力端子はＯＲゲ
ート１ｏａ２の一入力端子に接続されている。

ＯＲゲート１０ａ２の他の入力端子はシステム・クロッ
ク信号に直接接続されている。ＯＲゲート１０ａ２の出
力端子が第２ｂ図に示された高周波クロック信号を与え
る。しかしながら、このクロック信号の中間のパルス１
４ｄの位置はより一定している。従ってその周波数も又
より一定している。

第１図のクロック分配回路１０ａ５は第４図にも示され
ている。クロック分配回路１０ａ５はシステム・クロッ
ク・パルスを受取って、これに応答して複数のパルスを
発生する。パルスの各々はクロック分布回路を付勢する
システム・クロック・パルスと略同じである。

次に本発明に従う、高周波クロック信号発生回路１０ａ
の動作について第１図を参照して説明す！　る。

第１図において、システム・クロックのパルス１２ａ、
１２ｂ及び１２ｃは複数個のＡＮＤゲート１０ａｌ及び
１０ａ３より成る遅延素子の列を通って伝搬される。上
述の如く、各ＡＮＤ回路１０ａｌ及び１０ａ３は成る遅
延量を有するのでこれ等を伝搬する信号は対応する量だ
け遅延する。

しかしながら、各ＡＮＤゲートに関連して遅延する量は
色々の因子によって刻々と変化する。第１図では複数の
ＡＮＤゲート１０ａ１及び１０ａ３に関連する全遅延時
間はシステム・クロック信号のサイクル時間（即ち周期
）よりも大きいものと仮定されている。説明の目的のた
めには、半サイクルの遅延を与える事が望まれているも
の、即ち高周波クロック信号の中間のパルスは高周波ク
ロック信号の隣接パルス間の中点に置かれる事が望まれ
ているものとする。

先ずＡＮＤゲート１０ａ１及び１０ａ３の動作が遅いも
の、即ち各ＡＮＤゲートは十分な遅延量を与え、ている
ものと仮定する。システム・クロックの第１のクロック
・パルス１２ａがＡＮＤゲートの列を通って伝搬してい
る成る時刻にシステム・クロック信号の第２のパルス１
２ｂがＡＮＤゲート１ｏａｌ及び１０ａ３の列を通る伝
搬を開始する。システム・クロック信号の第１のパルス
１２ａが発生される時には、ＯＲゲート１０ａ２の他の
入力端子が付勢され、第１のパルス１２ａはＯＲゲート
１０ａ２を伝搬して高周波クロック信号の第１のパルス
１４ａとなる。システム・クロック信号の第２のパルス
１２ｂが発生されると、ＯＲゲート１０ａ２の他の入力
端子が付勢され、第２のパルス１２ｂはＯＲゲート１０
ａ２を通して伝搬し、高周波クロック信号の第２のパル
ス１４ｂとなる。

ＡＮＤゲート１０ａ１及び１０ａ３の動作が遅いと仮定
しているので、システム・クロックの第１のパルス１２
ａがＡＮＤゲート１０ａ３の列を通ってまだ十分に伝搬
していない限りシステム・クロックの第１のパルス１２
ａはラッチ１０ａ４のデータ端子を付勢し、これと同時
にシステム・クロックの第２のパルスによってラッチＬ
１のクロック端子が付勢される。これによってラッチＬ
１の出力は高レベル（２進１）になる。しかしながら、
システム・クロックの第１のパルス１２ａはラッチＬ２
、Ｌ３及びＬ４のデータ端子をまだ付勢していないので
、ラッチＬ２、Ｌ３及びＬ４の出力は低レベルにある。

ラッチＬ１の出力が高レベルでラッチＬ２の出力は低レ
ベルにあるので、反転器１０　ａ　６　（ａ）の機能に
より、ＡＮＤゲート１ｏａｂの出力は高レベルになるが
、ＡＮＤゲート１０ａ７及び１０ａ８の出力は低レベル
のままである。この結果ＡＮＤゲート１０ａ９の「遅い
」と示された入力端子は高くなるが、ＡＮＤゲート１０
ａ９の「遅い」と示されて入力端子は高くなるがＡＮＤ
ゲート１０ａｌＯ及び１０ａｌｌの「普通」及び「早い
」と記された入力端子は低レベルのままである。システ
ム・クロックの第２にパルス１２ｂがＡＮＤゲート１０
ａ１の列を通って伝搬してＡＮＤゲート１０ａ１のＡＮ
Ｄゲート４の出力に到達すると、出力端子Ｐｓが高レベ
ル（２進１）になる。従ってＡＮＤゲート１０ａ９のＰ
ｓと記された入力端子も高くなる。ＡＮＤゲート１０ａ
９のＰｓと記された入力端子が高くなる時、ＡＮＤゲー
ト１０ａ９への入力端子は高レベルにある。従ってＡＮ
Ｄゲート１０ａ９は出力信号を発生するが、ＡＮＤゲー
ト１０ａｌＯ及び１０ａｌｌは出力信号を発生しない。

ＡＮＤゲート１ｏａ９からの出力信号はＯＲゲート１０
ａ１２及び１０ａ２を通って伝搬し、中間のパルス１４
ｄとなる。この中間のパルスはシステム・クロックの第
２のパルス１２ｂ及び第３のパルス１２ｃ間の略中点に
ある。ＡＮＤゲート１０ａ及び１０ａ３の動作が遅くて
、システム・クロックがＡＮＤゲート１０ａ１及び１０
ａ３の列を伝搬する時に中間のパルスのための十分な遅
延量を与えるにもかかられす、ＡＮＤゲート１０ａ３の
前端近くにラッチ回路Ｌ１が位置付けられた事とＡＮＤ
ゲート１０ａ９によって出力信号Ｐｓが早目に受取られ
る事によって、中間のパルス１４ｄはシステム・クロッ
クの第２のパルス１２ｂ及び第３１　のパルス１２ｃ間
の中点近くに位置付けられる。

今度はＡＮＤゲート１０ａ１及び１０ａ３の動作が速い
もの、即ち各ＡＮ−Ｄゲートにはわずかな遅延量が割当
てられているものと仮定する。システム・クロックの第
１のパルス１２ａはＡＮＤゲート１０ａ１及び１０ａ３
の列を通って速い伝搬を始める。ＡＮＤゲートの列を通
って第１のパルスが伝搬されて成る時間に達すると、シ
ステム・クロックの第２のパルス１２ｂがＡＮＤゲート
１０ａｌ及び１０ａ３を通る速い伝搬を開始する。

システム・クロックの第１のパルス１２ａが発生される
時に、ＯＲゲート１０ａ２の他の入力端子が付勢され、
第１のパルス１２ａがＯＲゲート１０ａ２を通って伝搬
され、高周波クロック信号の第１のパルス１４ａとなる
。システム・クロックの第２のパルス１２ｂが発生する
とき、ＯＲゲート１０ａ２の他の入力端子が付勢され、
第２のパルス１２ｂがＯＲゲート１０ａ２を通して伝搬
され、高周波クロック信号の第２のパルス１４ｂとなる
。・ ＡＮＤゲート１０ａ１及び１０ａ３の動作が速いと仮定
しているので、システム・クロックの第１のパルスがＡ
ＮＤゲート１ｏａ３の列を伝搬している時、システム・
クロックの第１のパルス１２ａがラッチＬ１．Ｌ２、及
びＬ３のデータ端子を付勢する。これと同時にシステム
・クロックの第２のパルス１２ｂによってラッチＬ１、
Ｌ２及びＬ３のクロック端子が夫々付勢され、これによ
ってラッチＬＬ、Ｌ２及びＬ２の出力は高レベル（２進
１）になる。第１のパルス１２　ａ　ｆｆ１ＡＮＤゲー
ト１０ａ３の列を通ってラッチＬ４のデータ端子を付勢
する迄は伝搬していないものとすると、ラッチＬ１、Ｌ
２及びＬ３の出力は高レベル（２進１）になるがラッチ
Ｌ４の出力は低レベル（２進０）に保持される。ラッチ
Ｌｌ、Ｌ２及びＬ３の出力が高くなり、ラッチＬ４の出
力が低いので、反転器１０　ａ　８　（ａ）の働きによ
ってＡＮＤゲート１ｏａ８の出力が高レベルになるが、
ＡＮＤゲート１０ａ６及び１０ａ７の出力は低レベルで
ある。この結果、ＡＮＤゲート１ｏａｌｌの「早い」と
記された入力端子が高レベルになるが、「遅い」及び「
普通」と記された、ＡＮＤゲート１０ａ９及び１０ａｌ
Ｏの入力端子は低レベルである。ＡＮＤｌｏａｌの動作
が早いのでＡＮＤゲート１０ａｌｌの「早い」と記され
た入力端子が高くなる時は出力夫子ｐｂも高い。従って
ＡＮＤゲート１０ａ１１は出力信号を発生するが、ＡＮ
Ｄゲート１０ａ９及び１０ａｌＯは出力信号を発生しな
い。

ＡＮＤゲート１０ａｌｌからの出力信号はＯＲゲート１
０ａ１２及び１０ａ２を伝搬して中間のパルス１４ｄと
なる。この中間のパルスはシステム・クロック信号の第
２のパルス１２ｂ及び第３のパルス１２ｃ間に存在する
。ＡＮＤゲート１０ａ１及び１０ａ３の動作は早く、シ
ステム・クロック信号がＡＮＤゲート１０ａ１及び１０
ａ３の列を通って伝搬している時に、中間のパルスの為
の遅延量は小さいとは云え、ラッチ回路Ｌ４が、ＡＮＤ
ゲート１０ａ３の後端近くに位置付けられていて、ＡＮ
Ｄゲート１０　ａ　１．１によって出力信号Ｐｂが遅く
受取られるので、中間のパルス１４ｄはシステム・クロ
ックの第２のパルス１２ｂ及び第３のパルス１２ｃ間の
中点近くに位置している。

この過程はシステム・クロックの第３及び第３のパルス
間に存在する高周波クロックの中間のパルス、システム
・クロックの第３及び第５のパルス間に存在する中間の
パルス等々についても繰返される。高周波クロック信号
の中間のパルスはシステム・クロック信号の隣接するパ
ルスの間の中点近くに存在するので、高周波クロック信
号の周波数がより一層一定になる。これによってチップ
上のプロセッサ回路１０ｂ及び他の回路の機能は決定的
な影響を受けなくなる。この高周波クロック信号を使用
する高速度計算システムはクロック信号の周波数が一定
しているために有効な動作を行う事が出来る。

［発明の効果コ 本発明に従い、システム・クロック信号より発生される
、中間のクロック信号を含む高周波クロック信号の周波
数を安定させるオン・チップ・クロック信号発生回路が
与えられる。

テ

【図面の簡単な説明】

第１図は本発明に従う高周波クロック発生回路の概略図
である。第２図は高周波クロック発生回路及び高周波ク
ロック発生回路に接続されたプロセッサ回路を含んだ従
来技術の集積回路チップのブロック図である。第２ａ図
及び第２ｂ図はシステム・クロック信号及び第２図の高
周波発生回路によって発生される高周波クロック信号の
図である。第３図は従来技術の高周波グロック信号発生
回路の概略図である。第４図は第１図のクロック分配回
路の図である。 １０・・・・集積回路チップ、１０ａ・・・・高周波ク
ロック発生回路、１０ｂ・・・・プロセッサ回路、１０
ａｌ、１０ａ３・・・・ＡＮＤ回路の列、１０ａ４・・
・・ラッチ回路、１０ａ５・・・・クロック分配回路、
１０ａ６．１０ａ７．１０ａ８．１０ａ９．１０ａｌｏ
、１０ａｌｌ−ＡＮＤ回路、１０ａ２．１０ａ１２・・
・・ＯＲ回路、１２・・・・システム・クロック信号。 第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 システム・クロック発生装置からのシステム・クロック
   に応答してこのシステム・クロックのパルスに対応する
   タイミングで第１のパルスを発生するとともに遅延線装
   置を利用してこの第１のパルスの間に第２のパルスを介
   挿し、これら第１のパルスおよび第２のパルスからクロ
   ック信号を発生するクロック信号発生回路において、上
   記システム・クロックに応答する予備遅延線装置であっ
   てこの予備遅延線装置中における上記システム・クロッ
   クのパルスの位置を表示する出力信号を生成するものと
   、 上記予備遅延線装置に接続され、これから発生される上
   記出力信号に応答して、最終的に出力される上記クロッ
   ク信号の周波数を安定化させる装置とを有することを特
   徴とするクロック信号発生回路。