JP3015454B2 - 同期式カウンタ - Google Patents
同期式カウンタInfo
- Publication number
- JP3015454B2 JP3015454B2 JP2313465A JP31346590A JP3015454B2 JP 3015454 B2 JP3015454 B2 JP 3015454B2 JP 2313465 A JP2313465 A JP 2313465A JP 31346590 A JP31346590 A JP 31346590A JP 3015454 B2 JP3015454 B2 JP 3015454B2
- Authority
- JP
- Japan
- Prior art keywords
- ff5d
- time
- output
- clock
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、組み合わせ回路の遅延時間を分散し、動
作周波数を高速化する同期式カウンタについてのもので
ある。
作周波数を高速化する同期式カウンタについてのもので
ある。
［従来の技術］ 次に、従来技術による同期式カウンタの構成を第４図
により説明する。第４図は４ビットアップカウンタの例
であり、1Bと1CはANDゲート、２はインバータ、4A〜4C
は排他的論理和回路（以下、EX−ORという。）、5A〜5D
はフリップフロップ（以下、FFという。）、６はクロッ
ク入力端子、7A〜7Dはカウンタ出力端子であり、端子7A
に最下位ビット出力、端子7Dに最上位ビット出力が出て
くる。
により説明する。第４図は４ビットアップカウンタの例
であり、1Bと1CはANDゲート、２はインバータ、4A〜4C
は排他的論理和回路（以下、EX−ORという。）、5A〜5D
はフリップフロップ（以下、FFという。）、６はクロッ
ク入力端子、7A〜7Dはカウンタ出力端子であり、端子7A
に最下位ビット出力、端子7Dに最上位ビット出力が出て
くる。
第４図では、アップカウントするために、FF5A〜5Dの
下位ビットがすべて「Ｈ」になったとき、キャリーが発
生し、そのキャリーによってFF5A〜5Dを反転する。
下位ビットがすべて「Ｈ」になったとき、キャリーが発
生し、そのキャリーによってFF5A〜5Dを反転する。
第４図はFF5A〜5Dと組み合わせ回路で構成される。FF
5A〜5Dは前状態を記憶する。組み合わせ回路はANDゲー
ト1B・1C、インバータ２、EX−OR4A〜4Cで構成され、前
状態から次状態を準備する。
5A〜5Dは前状態を記憶する。組み合わせ回路はANDゲー
ト1B・1C、インバータ２、EX−OR4A〜4Cで構成され、前
状態から次状態を準備する。
FF5A〜5Dは同じクロックで動作する。FF5A〜5Dの次状
態は現在のFF5A〜5Dの状態から組み合わせ回路で決定さ
れ、次のクロックに同期してFF5A〜5Dに記憶される。
態は現在のFF5A〜5Dの状態から組み合わせ回路で決定さ
れ、次のクロックに同期してFF5A〜5Dに記憶される。
FF5Dへのキャリーは、FF5A・5B・5Cの出力の論理積で
あり、ANDゲート1B・1Cを通過する。さらにFF5Dの現状
態と比較するEX−OR4Cを通過し、合計３ゲートを通過す
る。
あり、ANDゲート1B・1Cを通過する。さらにFF5Dの現状
態と比較するEX−OR4Cを通過し、合計３ゲートを通過す
る。
次に、第４図のタイムチャートを第５図により説明す
る。第５図の22は入力クロック、11はFF5Aの出力、13は
ANDゲート1Bの出力、15はANDゲート1Cの出力、16はEX−
OR4Cの出力である。また、T5AはFF5Aの遅延時間、T1Bが
ANDゲート1Bの遅延時間、T1CがANDゲート1Cの遅延時
間、T4CがEX−OR4Cの遅延時間である。
る。第５図の22は入力クロック、11はFF5Aの出力、13は
ANDゲート1Bの出力、15はANDゲート1Cの出力、16はEX−
OR4Cの出力である。また、T5AはFF5Aの遅延時間、T1Bが
ANDゲート1Bの遅延時間、T1CがANDゲート1Cの遅延時
間、T4CがEX−OR4Cの遅延時間である。
FF5Aに入力されるクロックのエッジT11から遅延時間T
5Aだけ遅れて出るFF5Aの出力11はANDゲート1B・1Cを通
り、時間T1B＋T1Cだけ遅れる。さらに、EX−OR4Cを通
り、時間T4Cだけ遅れてFF5Dの入力端子に到達し、次の
クロックのエッジT12によってFF5Dに読み込まれる。こ
のとき、FF5Dへのデータ16が決定されてから、クロック
のエッジT12でFF5Dに入るまでの時間TBは、FF5Dのセッ
トアップ時間T5DS以上なければならない。また、クロッ
クのエッジT12が入ってからFF5Dへのデータ16が終了す
るまでの時間TCは、FF5Dのホールド時間T5DHを満たさな
ければならない。
5Aだけ遅れて出るFF5Aの出力11はANDゲート1B・1Cを通
り、時間T1B＋T1Cだけ遅れる。さらに、EX−OR4Cを通
り、時間T4Cだけ遅れてFF5Dの入力端子に到達し、次の
クロックのエッジT12によってFF5Dに読み込まれる。こ
のとき、FF5Dへのデータ16が決定されてから、クロック
のエッジT12でFF5Dに入るまでの時間TBは、FF5Dのセッ
トアップ時間T5DS以上なければならない。また、クロッ
クのエッジT12が入ってからFF5Dへのデータ16が終了す
るまでの時間TCは、FF5Dのホールド時間T5DHを満たさな
ければならない。
このように、同期式カウンタの動作周波数は、FF5Aの
遅延時間と組み合わせ回路の遅延時間TA＝T5A＋T1B＋T
1C＋T4Cと、次段FF5Dのセットアップ時間T5DS、ホール
ド時間T5DHで決まる。
遅延時間と組み合わせ回路の遅延時間TA＝T5A＋T1B＋T
1C＋T4Cと、次段FF5Dのセットアップ時間T5DS、ホール
ド時間T5DHで決まる。
次に、第４図のカウンタで動作周波数を上げた場合の
タイムチャートを第６図により説明する。
タイムチャートを第６図により説明する。
第６図の21は入力クロックであり、その他は第５図と
同じである。第５図と第６図では、遅延時間TAが変わら
ないので、周波数が上がってクロックの周期が短くなる
と、FF5Dへのデータ16が決まってからクロックのエッヂ
T12がFF5Dに入るまでの時間TDが短くなり、FF5Dのセッ
トアップ時間T5DSに対して時間TDが短くなると、カウン
タが誤動作する。
同じである。第５図と第６図では、遅延時間TAが変わら
ないので、周波数が上がってクロックの周期が短くなる
と、FF5Dへのデータ16が決まってからクロックのエッヂ
T12がFF5Dに入るまでの時間TDが短くなり、FF5Dのセッ
トアップ時間T5DSに対して時間TDが短くなると、カウン
タが誤動作する。
［発明が解決しようとする課題］ 第４図は、下位ビットからのキャリーを生成する組み
合わせ回路と、FF5A〜5Dの現状態とキャリーを比較して
FF5A〜5Dを反転させる第２の組み合わせ回路から構成さ
れている。カウンタのビット数を多くすると、下位ビッ
トからキャリーを生成する組み合わせ回路の規模が大き
くなり、多くのゲートを通過するので、遅延時間が増
え、動作周波数が低くなる。
合わせ回路と、FF5A〜5Dの現状態とキャリーを比較して
FF5A〜5Dを反転させる第２の組み合わせ回路から構成さ
れている。カウンタのビット数を多くすると、下位ビッ
トからキャリーを生成する組み合わせ回路の規模が大き
くなり、多くのゲートを通過するので、遅延時間が増
え、動作周波数が低くなる。
この発明は、第４図の組み合わせ回路の遅延時間を分
散し、動作周波数を高速化する同期式カウンタの提供を
目的とする。
散し、動作周波数を高速化する同期式カウンタの提供を
目的とする。
［課題を解決するための手段］ この目的を達成するため、この発明では、最下位ビッ
トの値を反転入力し、他の下位ビットの値との論理積を
出力する第１の組み合わせ回路（例えば、ANDゲート1A
及び1C）と、前記第１の組み合わせ回路の結果を１クロ
ック遅らせて出力する第２のフリップフロップ（例え
ば、FF3）と、前記第２のフリップフロップの出力を下
位ビットからの入力とし、次クロックの際に分周して上
位ビットの値として出力する上位ビット用フリップフロ
ップ（例えば、FF5D）とを備える。
トの値を反転入力し、他の下位ビットの値との論理積を
出力する第１の組み合わせ回路（例えば、ANDゲート1A
及び1C）と、前記第１の組み合わせ回路の結果を１クロ
ック遅らせて出力する第２のフリップフロップ（例え
ば、FF3）と、前記第２のフリップフロップの出力を下
位ビットからの入力とし、次クロックの際に分周して上
位ビットの値として出力する上位ビット用フリップフロ
ップ（例えば、FF5D）とを備える。
［作用］ 次に、この発明による同期式カウンタの構成を第１図
により説明する。第１図は４ビットアップカウンタの例
であり、1AはANDゲート、３はFFであり、その他は第４
図と同じものである。すなわち、第１図は第４図にAND
ゲート1AとFF3を追加したものであり、FF5Dの次状態準
備する組み合わせ回路である。
により説明する。第１図は４ビットアップカウンタの例
であり、1AはANDゲート、３はFFであり、その他は第４
図と同じものである。すなわち、第１図は第４図にAND
ゲート1AとFF3を追加したものであり、FF5Dの次状態準
備する組み合わせ回路である。
FF5Dへのキャリーは第４図のカウンタのキャリーの発
生する状態から１クロック前の状態、すなわち、FF5Aが
「Ｌ」、FF5Bが「Ｈ」、FF5Cが「Ｈ」のとき、発生する
ように第１の組み合わせ回路を構成する。第１の組み合
わせ回路はFF5Aのインバート出力とFF5B出力とFF5C出力
の論理積でANDゲート1AとANDゲート1Cによって構成され
る。第１の組み合わせ回路の出力であるFF5Dへのキャリ
ーは、正常にカウンタが動作するように１クロック分を
FF3で遅らせる。そして、１クロック遅れたFF5Dへのキ
ャリーは第２の組み合わせ回路であるEX−OR4Cに入力さ
れFF5Dの現状態と比較され、FF5Dの次状態を準備する。
次のクロックのエッジによりFF5Dに読み込まれることに
より第１図はカウンタとして動作する。
生する状態から１クロック前の状態、すなわち、FF5Aが
「Ｌ」、FF5Bが「Ｈ」、FF5Cが「Ｈ」のとき、発生する
ように第１の組み合わせ回路を構成する。第１の組み合
わせ回路はFF5Aのインバート出力とFF5B出力とFF5C出力
の論理積でANDゲート1AとANDゲート1Cによって構成され
る。第１の組み合わせ回路の出力であるFF5Dへのキャリ
ーは、正常にカウンタが動作するように１クロック分を
FF3で遅らせる。そして、１クロック遅れたFF5Dへのキ
ャリーは第２の組み合わせ回路であるEX−OR4Cに入力さ
れFF5Dの現状態と比較され、FF5Dの次状態を準備する。
次のクロックのエッジによりFF5Dに読み込まれることに
より第１図はカウンタとして動作する。
次に、第１図のタイムチャートを第２図により説明す
る。第２図の12はANDゲート1Aの出力、14はFF3の出力、
T1AがANDゲート1Aの遅延時間、T3がFF3の遅延時間であ
り、その他は第６図と同じである。
る。第２図の12はANDゲート1Aの出力、14はFF3の出力、
T1AがANDゲート1Aの遅延時間、T3がFF3の遅延時間であ
り、その他は第６図と同じである。
FF5Aに入力されるクロックのエッヂT11から遅延時間T
5Aだけ遅れて出力されたデータ11は、ANDゲート1A・1C
によって時間T1A＋T1Bだけ遅れてFF3に到達する。この
とき、FF3へのデータ13が決定されてからエッヂT12まで
の時間TEはFF3のセットアップ時間を満足する。そし
て、次のエッヂT12によりFF3に読み込まれ、FF3の遅延T
3だけ遅れて出力されたデータ14はEX−OR4Cによって時
間T4Cだけ遅れてFF5Dに到達する。このときのデータ16
が決定されてからエッヂT13までの時間TFはFF5Dのセッ
トアップ時間を満足する。このようにして、４ビットア
ップカウンタのFF5A〜5D間のゲートは分割され、動作周
波数を決定する要因の１つである組み合わせ回路の遅延
時間が分割され、動作周波数の高速化がはかられる。
5Aだけ遅れて出力されたデータ11は、ANDゲート1A・1C
によって時間T1A＋T1Bだけ遅れてFF3に到達する。この
とき、FF3へのデータ13が決定されてからエッヂT12まで
の時間TEはFF3のセットアップ時間を満足する。そし
て、次のエッヂT12によりFF3に読み込まれ、FF3の遅延T
3だけ遅れて出力されたデータ14はEX−OR4Cによって時
間T4Cだけ遅れてFF5Dに到達する。このときのデータ16
が決定されてからエッヂT13までの時間TFはFF5Dのセッ
トアップ時間を満足する。このようにして、４ビットア
ップカウンタのFF5A〜5D間のゲートは分割され、動作周
波数を決定する要因の１つである組み合わせ回路の遅延
時間が分割され、動作周波数の高速化がはかられる。
次に、第１図の状態遷移の一例を第３図により説明す
る。第３図の状態１において、同期式カウンタの出力
は、上位ビットであるFF5Dの出力から順に「LHLH」であ
る。従って、最下位ビットを反転した、下位３つのビッ
ト「HLL」の信号が第１の組合せ回路に入力され、論理
積の結果である「Ｌ」がFF3に入力される。そして、次
のクロックの時点（状態２）で、この「Ｌ」がFF3から
出力され、EX−OR4Cによって「Ｌ」がFF5Dに入力され
る。そしてさらに次のクロックの時点（状態３）で、こ
の「Ｌ」がFF5Dから出力される。
る。第３図の状態１において、同期式カウンタの出力
は、上位ビットであるFF5Dの出力から順に「LHLH」であ
る。従って、最下位ビットを反転した、下位３つのビッ
ト「HLL」の信号が第１の組合せ回路に入力され、論理
積の結果である「Ｌ」がFF3に入力される。そして、次
のクロックの時点（状態２）で、この「Ｌ」がFF3から
出力され、EX−OR4Cによって「Ｌ」がFF5Dに入力され
る。そしてさらに次のクロックの時点（状態３）で、こ
の「Ｌ」がFF5Dから出力される。
以下同様に、第３図の状態２においては、最下位ビッ
トを反転した、下位３つのビット「HHH」の信号が第１
の組合せ回路に入力され、論理積の結果である「Ｈ」が
FF3に入力される。そして、次のクロックの時点（状態
３）で、この「Ｈ」がFF3から出力され、EX−OR4Cによ
って「Ｈ」がFF5Dに入力される。そしてさらに次のクロ
ックの時点（状態４）で、この「Ｈ」がFF5Dから出力さ
れる。
トを反転した、下位３つのビット「HHH」の信号が第１
の組合せ回路に入力され、論理積の結果である「Ｈ」が
FF3に入力される。そして、次のクロックの時点（状態
３）で、この「Ｈ」がFF3から出力され、EX−OR4Cによ
って「Ｈ」がFF5Dに入力される。そしてさらに次のクロ
ックの時点（状態４）で、この「Ｈ」がFF5Dから出力さ
れる。
また、第３図の状態３においては、最下位ビットを反
転した、下位３つのビット「HHL」の信号が第１の組合
せ回路に入力され、論理積の結果である「Ｌ」がFF3に
入力される。そして、次のクロックの時点（状態４）
で、この「Ｌ」がFF3から出力されるが、FF5Dの出力が
「Ｈ」のため、EX−OR4Cは「Ｈ」をFF5Dに出力する。そ
してさらに次のクロックの時点（状態５）で、この
「Ｈ」がFF5Dから出力される。
転した、下位３つのビット「HHL」の信号が第１の組合
せ回路に入力され、論理積の結果である「Ｌ」がFF3に
入力される。そして、次のクロックの時点（状態４）
で、この「Ｌ」がFF3から出力されるが、FF5Dの出力が
「Ｈ」のため、EX−OR4Cは「Ｈ」をFF5Dに出力する。そ
してさらに次のクロックの時点（状態５）で、この
「Ｈ」がFF5Dから出力される。
このように、最下位ビットの値を先取りし、その先取
りした分のクロック数を遅延させて、上位ビットである
FF5Dへ出力するため、１クロック内において従来発生し
ていた累積遅延時間を削減することができ、同期式カウ
ンタの動作周波数を高速化することができる。
りした分のクロック数を遅延させて、上位ビットである
FF5Dへ出力するため、１クロック内において従来発生し
ていた累積遅延時間を削減することができ、同期式カウ
ンタの動作周波数を高速化することができる。
［発明の効果］ 例えば、ECLレベルの論理回路を用いて４ビットアッ
プカウンタを構成したとき、FFの遅延時間は3ns、ANDゲ
ートの遅延時間は2.5ns、EX−ORの遅延時間は2.5ns、FF
のセットアップ時間は2.5ns、ホールド時間は1.5ns程度
である。
プカウンタを構成したとき、FFの遅延時間は3ns、ANDゲ
ートの遅延時間は2.5ns、EX−ORの遅延時間は2.5ns、FF
のセットアップ時間は2.5ns、ホールド時間は1.5ns程度
である。
第４図の最高動作周波数fmaxはFF間のゲート数が最も
多いFF5AからFF5D間の遅延時間で決まり、最高動作周波
数fmaxは次のようになる。
多いFF5AからFF5D間の遅延時間で決まり、最高動作周波
数fmaxは次のようになる。
fmax＝（１×10-3）／（３＋2.5×２ ＋2.5＋2.5＋1.5）＝69MHz 次に、第１図の回路の最高動作周波数はFF5AからFF3
間またはFF5AからFF5C間で決まり、最高動作周波数fmax
は次のようになる。
間またはFF5AからFF5C間で決まり、最高動作周波数fmax
は次のようになる。
fmax＝（１×10-3）／（３＋2.5＋ 2.5＋2.5＋1.5）＝83MHz このように、第１図によれば、組み合わせ回路にFF3
を追加したので、遅延時間が分散され、約14MHzだけ第
４図よりも高速化される。なお、カウンタのビット数が
増えても遅延時間をそのぶん分散させれば動作周波数が
低くなることはない。
を追加したので、遅延時間が分散され、約14MHzだけ第
４図よりも高速化される。なお、カウンタのビット数が
増えても遅延時間をそのぶん分散させれば動作周波数が
低くなることはない。
第１図はこの発明による同期式カウンタの構成図、第２
図は第１図のタイムチャート、第３図は第１図の状態遷
移図、第４図は従来技術による同期式カウンタの構成
図、第５図は第４図のタイムチャート、第６図は第４図
のクロックが高速化されたときのタイムチャートであ
る。 1A〜1C……ANDゲート、２……インバータ、３……FF
（フリップフロップ）、4A〜4C……EX−OR（排他的論理
和回路）、5A〜5B……FF、６……クロック入力端子、7A
〜7D……カウンタ出力。
図は第１図のタイムチャート、第３図は第１図の状態遷
移図、第４図は従来技術による同期式カウンタの構成
図、第５図は第４図のタイムチャート、第６図は第４図
のクロックが高速化されたときのタイムチャートであ
る。 1A〜1C……ANDゲート、２……インバータ、３……FF
（フリップフロップ）、4A〜4C……EX−OR（排他的論理
和回路）、5A〜5B……FF、６……クロック入力端子、7A
〜7D……カウンタ出力。
Claims (1)
- 【請求項１】最下位ビットの値を反転入力し、他の下位
ビットの値との論理積を出力する第１の組み合わせ回路
と、 前記第１の組み合わせ回路の結果を１クロック遅らせて
出力する第２のフリップフロップと、 前記第２のフリップフロップの出力を下位ビットからの
入力とし、次クロックの際に分周して上位ビットの値と
して出力する上位ビット用フリップフロップと、 を備えることを特徴とする同期式カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313465A JP3015454B2 (ja) | 1990-11-19 | 1990-11-19 | 同期式カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2313465A JP3015454B2 (ja) | 1990-11-19 | 1990-11-19 | 同期式カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04183116A JPH04183116A (ja) | 1992-06-30 |
| JP3015454B2 true JP3015454B2 (ja) | 2000-03-06 |
Family
ID=18041633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2313465A Expired - Lifetime JP3015454B2 (ja) | 1990-11-19 | 1990-11-19 | 同期式カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3015454B2 (ja) |
-
1990
- 1990-11-19 JP JP2313465A patent/JP3015454B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04183116A (ja) | 1992-06-30 |
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