JPH0529925A - １１分周回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力信号を１１分の１の周波数に分周し、入
力信号と等しいデューティ比を有する出力信号を得る。 【構成】 Ｄフリップフロップ１１、１２、１３はシフ
トレジスタＡを構成し、入力信号ａを駆動源とする。Ｄ
フリップフロップ１４、１５、１６はシフトレジスタＢ
を構成し、入力信号ａの反転信号を駆動源とする。Ｄフ
リップフロップ１３とＤフリップフロップ１６の各反転
出力信号を入力とするアンドゲート１８の出力信号がシ
フトレジスタＡ、Ｂに供給される。アンドゲート１８の
出力信号の周期は、入力信号ａの周期の１１／２倍とな
る。アンドゲート１８の出力信号を２分周するように構
成されたＤＦＦ１７により、入力信号ａとデューティ比
が等しい１１分周された出力信号ｂが得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は１１分周回路に係わり、
特にデューティ比の等しいある周波数の入力信号を分周
して１１分の１の周波数の出力信号に変換する１１分周
回路に関する。

【０００２】

【従来の技術】従来、この種の１１分周回路は、たとえ
ば図３に表すように構成されている。この１１分周回路
は、４個のＤ型フリップフロップ（以下ＤＦＦと称す
る。）３０〜３３と、アンドゲート３４、３５と、排他
的ノアゲート３６〜３８、オアゲート３９、４０および
ナンドゲート４１を備えている。

【０００３】この回路は、ナンドゲート４１とアンドゲ
ート３４、３５を除けば、ＤＦＦ３０の出力信号を最上
位ビット（ＭＳＢ）、ＤＦＦ３３の出力信号を最下位ビ
ット（ＬＳＢ）とする４ビットの同期式ダウンカウンタ
と同じ構成である。ナンドゲート４１は、ＤＦＦ３０〜
３３の各反転出力信号（Ｑバー）を入力とし、いずれか
のＤＦＦの正転出力信号（Ｑ）がＨレベル（ハイレベ
ル）である間、すなわちカウンタ値が０でない間“１”
を出力するようになっている。ナンドゲート４１の出力
信号が“１”である間、アンドゲート３４は排他的ノア
ゲート３７の出力信号を、アンドゲート３５はＤＦＦ３
３の反転出力信号をそれぞれ通すことによって、ＤＦＦ
３３には同期式ダウンカウンタの下位ビットとしての動
作を、ＤＦＦ３２にはその上位ビットとしての動作を、
そしてＤＦＦ３１にはさらにその上位ビットとしての動
作をさせるようになっている。

【０００４】逆に、ナンドゲート４１の出力信号が
“０”なら、２つのアンドゲート３４、３５は閉じて
“０”を出力する。なお、入力信号ａは、ＤＦＦ３０〜
３３の各クロック入力端子に入力されるようになってい
る。

【０００５】次に、図４（ａ）〜（ｋ）を参照しつつ従
来の１１分周回路の動作を説明する。

【０００６】まず、初期状態で、ＤＦＦ３０およびＤＦ
Ｆ３２の正転出力信号が“１”、ＤＦＦ３１、３３の各
正転出力信号がそれぞれ“０”であったとする（カウン
タ値１０）。このとき、ナンドゲート４１の出力信号は
“１”となる。よってアンドゲート３４は排他的ノアゲ
ート３７の出力信号を、アンドゲート３５はＤＦＦ３３
の反転出力信号を通すようになる。この状態では、この
回路全体が同期式ダウンカウンタと同一の動作となり、
最初の入力信号ａの立ち上がりでＤＦＦ３０、３３の各
正転出力信号が“１”、ＤＦＦ３１、３２の正転出力信
号が“０”となる（カウンタ値９）。以後、カウンタ値
が“０”になるまで、入力信号ａが立ち上がる毎にカウ
ンタ値はひとつずつデクリメントされる。

【０００７】１０番目の入力信号ａの立ち上がりで、Ｄ
ＦＦ３０〜３３の各正転出力信号はすべて“０”となる
（カウンタ値０）。これによりナンドゲート４１の出力
信号は“０”となり、したがってアンドゲート３４、３
５はゲートを閉じ、出力信号として“０”を出す。ＤＦ
Ｆ３１〜３３の各正転出力信号が“０”のため、オアゲ
ート３９の出力信号は“０”になり、よって排他的ノア
ゲート３６の出力信号は“１”となる。

【０００８】これらのデータは、１１番目の入力信号ａ
の立ち上がりでＤＦＦ３０〜３３に取り込まれ、ＤＦＦ
３０、３２の正転出力信号が“１”、ＤＦＦ３１、３３
の各正転出力信号が“０”となる（カウンタ値１０）。
これは初期状態と同じである。よってこれ以後１１個の
入力信号ａの立ち上がり毎に上記の手順が繰り返され
る。

【０００９】上記の動作において、ＤＦＦ３０の正転出
力信号は、常に、カウンタ値１０〜８の間だけＨレベ
ル、カウンタ値７〜０の間はＬレベル、周期は１１入力
信号周期分で動作している。よって、ＤＦＦ３０の正転
出力信号（出力信号ｂ）は入力信号ａの１１分周信号と
なる。

【００１０】

【発明が解決しようとする課題】上述したように従来の
１１分周回路は、入力信号ａの１１分周信号として出力
信号ｂを出力することができるが、入力信号ａのデュー
ティ比が１対１であるにもかかわらず、図４の（ｊ）か
らも明らかなように、出力信号ｂのデューティ比が３対
８になってしまうという問題があった。

【００１１】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、入力信号を１１分の１の周波数に分
周し、かつデューティ比が入力信号と等しい出力信号を
出力することができる１１分周回路を提供することにあ
る。

【００１２】

【課題を解決するための手段】本発明の１１分周回路
は、入力信号を反転させて出力するインバータと、この
インバータの出力信号をクロック入力とする第１のＤフ
リップフロップと、この第１のＤフリップフロップの正
転出力信号をデータ入力とし、前記インバータの出力信
号をクロック入力とする第２のＤフリップフロップと、
この第２のＤフリップフロップの正転出力信号をデータ
入力とし、前記インバータの出力信号をクロック入力と
する第３のＤフリップフロップと、前記入力信号をクロ
ック入力とする第４のＤフリップフロップと、この第４
のＤフリップフロップの正転出力信号をデータ入力と
し、前記入力信号をクロック入力とする第５のＤフリッ
プフロップと、この第５のＤフリップフロップの正転出
力信号をデータ入力とし、前記入力信号をクロック入力
とする第６のＤフリップフロップと、前記第３のＤフリ
ップフロップの反転出力信号および前記第６のＤフリッ
プフロップの反転出力信号の論理積信号を前記第１のＤ
フリップフロップおよび前記第４のＤフリップフロップ
の各データ入力端子にそれぞれ出力するアンドゲート
と、このアンドゲートの出力信号をクロック入力とし、
自己の反転出力信号をデータ入力として前記入力信号に
対する１１分周の出力信号を出力する第７のＤフリップ
フロップとを具備している。

【００１３】本発明の１１分周回路では、前記インバー
タに等しい遅延時間を有するバッファをさらに備え、こ
のバッファの出力信号を前記第４のＤフリップフロッ
プ、第５のＤフリップフロップおよび第６のＤフリップ
フロップのクロック入力端子に供給させる態様としても
よく、さらに前記アンドゲートの代わりに、前記第３の
Ｄフリップフロップおよび第６のＤフリップフロップの
各反転出力信号をそれぞれ入力とし、その出力信号を前
記第７のフリップフロップの各クロック入力端子に供給
させるノアゲートを用いる構成としてもよい。

【００１４】このような構成により、本発明の１１分周
回路では、入力信号を１１分の１の周波数に分周できる
とともに、この出力信号のデューティ比を入力信号のそ
れと等しくすることができる。

【００１５】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００１６】図１は本発明の一実施例に係わる１１分周
回路の構成を表すものである。

【００１７】この１１分周回路は、入力信号ａを反転し
て出力するインバータ２０と、入力信号ａを受けてイン
バータ２０に等しい遅延時間の出力信号を得るバッファ
１９と、インバータ２０の出力信号をクロック入力とす
る第１のＤフリップフロップ１４（以下、ＤＦＦ１４と
称する。）と、このＤＦＦ１４の正転出力信号をデータ
入力とし、インバータ２０の出力信号をクロック入力と
する第２のＤフリップフロップ１５（以下、ＤＦＦ１５
と称する。）と、このＤＦＦ１５の正転出力信号をデー
タ入力とし、バッファ１９の出力信号をクロック入力と
する第３のＤフリップフロップ１６（以下、ＤＦＦ１６
と称する。）と、バッファ１９の出力信号をクロック入
力とする第４のＤフリップフロップ１１（以下、ＤＦＦ
１１と称する。）と、このＤＦＦ１１の正転出力信号を
データ入力とし、バッファ１９の出力信号をクロック入
力とする第５のＤフリップフロップ１２（以下、ＤＦＦ
１２と称する。）と、このＤＦＦ１２の正転出力信号Ｑ
をデータ入力とし、インバータ２０の出力信号をクロッ
ク入力とする第６のＤフリップフロップ１３（以下、Ｄ
ＦＦ１３と称する。）と、ＤＦＦ１３の反転出力信号お
よびＤＦＦ１６の反転出力信号を入力とし、その論理積
信号をＤＦＦ１１およびＤＦＦ１１のデータ入力端子に
それぞれ出力するアンドゲート１８と、このアンドゲー
ト１８の出力信号をクロック入力とし、自己の反転出力
信号をデータ入力とする第７のＤフリップフロップ１７
（以下、ＤＦＦ１７と称する。）とにより構成されてい
る。ここに、ＤＦＦ１１〜１３によりシフトレジスタＡ
が構成され、ＤＦＦ１４〜１６によりシフトレジスタＢ
が構成されている。

【００１８】次に、本実施例の１１分周回路の動作を図
２のタイミングチャートを参照しながら説明する。

【００１９】まず、初期状態として、ＤＦＦ１１〜１７
の各正転出力信号はすべて“０”であるとする。よって
ＤＦＦ１３およびＤＦＦ１６の反転出力信号は“１”な
ので、アンドゲート１８の出力信号は“１”となる。

【００２０】初期状態は、最初の入力信号ａの立ち上が
り、すなわちバッファ１９の出力信号の立ち上がりでＤ
ＦＦ１１に取り込まれ、その正転出力信号は“１”とな
る。また、初期状態のＤＦＦ１１の正転出力信号および
ＤＦＦ１２の正転出力信号が“０”であったので、ＤＦ
Ｆ１２の正転出力信号は“０”、ＤＦＦ１３の反転出力
信号は“１”のままである。よってアンドゲート１８の
出力信号も“１”のままである。

【００２１】次の入力信号の立ち下がり、すなわちイン
バータ２０の出力信号の立ち上がりで、このアンドゲー
ト１８の出力信号はＤＦＦ１４に取り込まれ、その正転
出力信号は“１”となる。前時点でのＤＦＦ１４正転出
力信号もＤＦＦ１５の正転出力信号も“０”であるの
で、ＤＦＦ１５の正転出力信号も“０”、ＤＦＦ１６の
反転出力信号も“１”のままであり、よってアンドゲー
ト１８の出力信号も“１”のままである。

【００２２】２番目の入力信号の立ち上がりでは、アン
ドゲート１８の出力信号とＤＦＦ１２の正転出力信号が
変化しなかったので、ＤＦＦ１１の正転出力信号および
ＤＦＦ１３の反転出力信号も変化しないが、ＤＦＦ１２
の正転出力信号は前にＤＦＦ１１の正転出力信号が
“１”になっているので、“１”に遷移する。アンドゲ
ート１８の出力信号はＤＦＦ１３の反転出力信号の変化
がないので、“１”のままである。

【００２３】２番目の入力信号の立ち下がりでも、アン
ドゲート１８の出力信号とＤＦＦ１５の正転出力信号が
変化していないので、ＤＦＦ１４の正転出力信号および
ＤＦＦ１６の反転出力信号は変化しない。しかし、ＤＦ
Ｆ１５の正転出力信号は前にＤＦＦ１４の正転出力信号
が“１”になっているので、“１”に遷移する。アンド
ゲート１８の出力信号はＤＦＦ１６の反転出力信号の変
化がないので、“１”のままである。

【００２４】３番目の入力信号の立ち上がりでは、アン
ドゲート１８の出力信号が変化していないので、ＤＦＦ
１１の正転出力信号も変化しない。また、ＤＦＦ１２の
正転出力信号は、前時点でのＤＦＦ１１の正転出力信号
が“１”のままなので、やはり変化しない。ＤＦＦ１３
の反転出力信号は、ＤＦＦ１２の正転出力信号が“１”
になったことを受けて“０”になる。したがって、アン
ドゲート１８の出力信号は“０”に遷移する。

【００２５】３番目の入力信号の立ち下がりでは、アン
ドゲート１８の出力信号が“０”なのでＤＦＦ１４の正
転出力信号も“０”になる。ＤＦＦ１５の正転出力信号
は前時点でのＤＦＦ１４の正転出力信号が変化していな
いので、“１”に保持される。ＤＦＦ１６の反転出力信
号はＤＦＦ１５の正転出力信号が“１”になったことを
受けて“０”に遷移する。したがってアンドゲート１８
の出力信号も“０”のままである。

【００２６】４番目の入力信号の立ち上がりでは、アン
ドゲート１８の出力信号が“０”なので、ＤＦＦ１１の
正転出力信号は“０”に遷移する。前時点のＤＦＦ１１
の正転出力信号およびＤＦＦ１２の正転出力信号は変化
がないので、ＤＦＦ１２の正転出力信号およびＤＦＦ１
３の反転出力信号は変化しない。したがって、アンドゲ
ート１８の出力信号も変化しない。

【００２７】４番目の入力信号の立ち下がりでは、前に
ＤＦＦ１４の正転出力信号が“０”になっているので、
ＤＦＦ１５の正転出力信号は“０”に遷移する。ＤＦＦ
１４の正転出力信号およびＤＦＦ１６の反転出力信号
は、アンドゲート１８の出力とＤＦＦ１５の正転出力信
号とが変化していないので、変わらない。したがってア
ンドゲート１８の出力信号にも変化はない。

【００２８】５番目の入力信号の立ち上がりでも、アン
ドゲート１８の出力信号に変化がないので、ＤＦＦ１１
の正転出力信号は“０”のままである。また、ＤＦＦ１
３の反転出力信号も、ＤＦＦ１２の正転出力信号が
“１”のままなので変わらない。ＤＦＦ１２の正転出力
信号は、ＤＦＦ１１の正転出力信号が“０”になったこ
とを受けて“０”に遷移する。この場合もアンドゲート
１８の出力信号は変化しない。

【００２９】５番目の入力信号の立ち下がりでは、ＤＦ
Ｆ１４の正転出力信号およびＤＦＦ１５の正転出力信号
は、アンドゲート１８の出力信号もＤＦＦ１４の正転出
力信号も変化していないので変わらない。ＤＦＦ１６の
反転出力信号はＤＦＦ１５の正転出力信号が“０”にな
っているので、“１”に遷移する。ＤＦＦ１６の反転出
力信号は“１”になったが、ＤＦＦ１３の反転出力信号
がまだ“０”のため、アンドゲート１８の出力信号は
“０”のままである。

【００３０】６番目の入力信号の立ち上がりでは、アン
ドゲート１８の出力信号およびＤＦＦ１１の正転出力信
号が“０”のままなので、ＤＦＦ１１の正転出力信号お
よびＤＦＦ１２の正転出力信号は“０”のままである。
ＤＦＦ１３の反転出力信号は、ＤＦＦ１２の正転出力信
号が“０”となったので、“１”に遷移する。これを受
けてアンドゲート１８の出力信号は“１”に遷移する。
このアンドゲート１８の出力信号はＤＦＦ１７のクロッ
ク入力端子にも入力され、その正転出力信号は“１”に
遷移する。

【００３１】６番目の入力信号の立ち下がりでは、アン
ドゲート１８の出力信号が“１”になっているので、Ｄ
ＦＦ１４の正転出力信号も“１”になる。ＤＦＦ１５の
正転出力信号とＤＦＦ１６の反転出力信号は、直前のＤ
ＦＦ１４の正転出力信号およびＤＦＦ１５の正転出力信
号に変化がないので、状態遷移しない。よってアンドゲ
ート１８の出力信号も変化しない。

【００３２】７番目の入力信号の立ち上がりでは、アン
ドゲート１８の出力信号が“１”であるので、ＤＦＦ１
１の正転出力信号は“１”に遷移する。しかし、ＤＦＦ
１２の正転出力信号とＤＦＦ１３の反転出力信号につい
ては、前時点でのＤＦＦ１１の正転出力信号およびＤＦ
Ｆ１２の正転出力信号の値が変化していないので、それ
ぞれ“０”、“１”のままである。よってアンドゲート
１８の出力信号も“１”のままである。

【００３３】７番目の入力信号の立ち下がりでは、アン
ドゲート１８の出力信号とＤＦＦ１５の正転出力信号が
変化しなかったので、ＤＦＦ１４の正転出力信号および
ＤＦＦ１６の反転出力信号は変化しないが、ＤＦＦ１５
の正転出力信号は前にＤＦＦ１４の正転出力信号が
“１”になっているので、“１”に遷移する。アンドゲ
ート１８の出力信号はＤＦＦ１６の反転出力信号の変化
がないので、“１”のままである。

【００３４】８番目の入力信号の立ち上がりでも、アン
ドゲート１８の出力信号とＤＦＦ１２の正転出力信号が
変化しないので、ＤＦＦ１１の正転出力信号およびＤＦ
Ｆ１３の反転出力信号は変化しないが、ＤＦＦ１２の正
転出力信号は前にＤＦＦ１１の正転出力信号が“１”に
なっているので、“１”に遷移する。ここでも、アンド
ゲート１８の出力信号はＤＦＦ１３の反転出力信号の変
化がないので、“１”のままである。

【００３５】８番目の入力信号の立ち下がりでは、アン
ドゲート１８の出力信号がまだ“１”であるので、ＤＦ
Ｆ１４の正転出力信号は変化しない。また、ＤＦＦ１５
の正転出力信号もＤＦＦ１４の正転出力信号が“１”の
ままなので、同様に変化しない。ＤＦＦ１５の正転出力
信号は“１”に変化しているので、ＤＦＦ１６の反転出
力信号は“０”になる。よって、アンドゲート１８の出
力信号は“０”に遷移する。

【００３６】９番目の入力信号の立ち上がりでは、アン
ドゲート１８の出力信号が“０”になったので、ＤＦＦ
１１の正転出力信号も“０”になる。ＤＦＦ１２の正転
出力信号は前時点でのＤＦＦ１１の正転出力信号が変化
していないので“１”に保持される。ＤＦＦ１３の反転
出力信号はＤＦＦ１２の正転出力信号が“１”になった
ことを受けて、“０”に遷移する。アンドゲート１８の
出力信号は“０”のままである。

【００３７】９番目の入力信号の立ち下がりでは、アン
ドゲート１８の出力信号が“０”なので、ＤＦＦ１４の
正転出力信号は“０”に遷移する。前時点でのＤＦＦ１
４の正転出力信号およびＤＦＦ１５の正転出力信号は変
化していないので、ＤＦＦ１５の正転出力信号およびＤ
ＦＦ１６の反転出力信号も変化しない。よってアンドゲ
ート１８の出力信号も変化しない。

【００３８】１０番目の入力信号の立ち上がりでは、前
にＤＦＦ１１の正転出力信号が“０”になっているの
で、ＤＦＦ１２の正転出力信号も“０”に遷移する。Ｄ
ＦＦ１１の正転出力信号およびＤＦＦ１３の反転出力信
号はアンドゲート１８の出力信号もＤＦＦ１２の正転出
力信号も変化していないので変わらない。したがってア
ンドゲート１８の出力信号にも変化はない。

【００３９】１０番目の入力信号の立ち下がりでも同様
に、ＤＦＦ１４の正転出力信号が“０”になっているの
で、ＤＦＦ１５の正転出力信号も“０”に遷移する。Ｄ
ＦＦ１４の正転出力信号およびＤＦＦ１６の反転出力信
号も、アンドゲート１８の出力信号とＤＦＦ１５の正転
出力信号が変化していないので変わらない。したがって
アンドゲート１８の出力信号も変化しない。

【００４０】１１番目の入力信号の立ち上がりでは、ア
ンドゲート１８の出力信号に変化がないので、ＤＦＦ１
１の正転出力信号は“０”のままである。ＤＦＦ１２の
正転出力信号もＤＦＦ１１の正転出力信号が“０”のま
まなので、“０”となる。しかし、ＤＦＦ１２の正転出
力信号が“０”になったことを受けて、ＤＦＦ１３の反
転出力信号は“１”に遷移する。ＤＦＦ１３の反転出力
信号は“１”になったが、ＤＦＦ１６の反転出力信号が
まだ“０”のため、アンドゲート１８の出力信号はまだ
“０”のままである。

【００４１】１１番目の入力信号の立ち下がりでは、ア
ンドゲート１８の出力信号およびＤＦＦ１４の正転出力
信号が“０”のままなので、ＤＦＦ１４の正転出力信号
およびＤＦＦ１５の正転出力信号は“０”のままであ
る。ＤＦＦ１６の反転出力信号は、ＤＦＦ１５の正転出
力信号が“０”になったので“１”に遷移する。これを
受けてアンドゲート１８の出力信号は“１”に遷移す
る。このアンドゲート１８の出力信号はＤＦＦ１７のク
ロック入力端子に供給され、その結果正転出力信号は
“０”に遷移する。

【００４２】この１１番目の入力信号の立ち下がりによ
って、ＤＦＦ１１〜１７の正転出力信号はすべて“０”
になり、初期状態と同じになる。以後、１１対の入力信
号ａの立ち上がりおよび立ち下がり毎に、上記の動作が
繰り返され、アンドゲート１８の出力信号の立ち上がり
は入力信号ａの１１回の遷移毎に起きる。よって、ＤＦ
Ｆ１７の正転出力端子（Ｑ）からは、デューティ比が１
対１の１１分周の出力信号ｂが出力される。

【００４３】なお、上記実施例において、バッフア１９
は、インバータ２０に等しい遅延時間を得て、入力信号
ａの立ち上がりによるＤＦＦ１３の反転出力信号と立ち
下がりによるＤＦＦ１６の反転出力信号のスキューの影
響を小さくするために設けてあるが、入力信号ａの周波
数が低かったり、インバータ２０による遅延時間が十分
小さい場合は、特に設ける必要はない。

【００４４】また、アンドゲート１８は、同等の論理構
成を持つ他の論理素子、例えばＤＦＦ１３の反転出力信
号とＤＦＦ１６の反転出力信号とを入力とするノアゲー
トなどと置き換えてもよい。

【００４５】

【発明の効果】以上説明したように請求項１ないし３記
載の１１分周回路によれば、入力信号を反転させて出力
するインバータと、このインバータの出力信号をクロッ
ク入力とする第１のＤフリップフロップと、この第１の
Ｄフリップフロップの正転出力信号をデータ入力とし、
前記インバータの出力信号をクロック入力とする第２の
Ｄフリップフロップと、この第２のＤフリップフロップ
の正転出力信号をデータ入力とし、前記インバータの出
力信号をクロック入力とする第３のＤフリップフロップ
と、前記入力信号をクロック入力とする第４のＤフリッ
プフロップと、この第４のＤフリップフロップの正転出
力信号をデータ入力とし、前記入力信号をクロック入力
とする第５のＤフリップフロップと、この第５のＤフリ
ップフロップの正転出力信号をデータ入力とし、前記入
力信号をクロック入力とする第６のＤフリップフロップ
と、前記第３のＤフリップフロップの反転出力信号およ
び前記第６のＤフリップフロップの反転出力信号の論理
積信号を前記第１のＤフリップフロップおよび前記第４
のＤフリップフロップの各データ入力端子にそれぞれ出
力するアンドゲートと、このアンドゲートの出力信号を
クロック入力とし、自己の反転出力信号をデータ入力と
して前記入力信号に対する１１分周の出力信号を出力す
る第７のＤフリップフロップとを具備するようにしたの
で、入力信号を１１分の１の周波数に分周し、デューテ
ィ比が入力信号に等しい出力信号を発生することができ
るという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる１１分周回路の構成
図である。

【図２】図１の１１分周回路の動作を表わすタイムチャ
ートである。

【図３】従来の１１分周回路の構成図である。

【図４】従来の回路の動作を表わすタイムチャートであ
る。

【符号の説明】

１１〜１７ Ｄ型フリップフロップ １８ アンドゲート １９ バッファ ２０ インバータ Ａ、Ｂ シフトレジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力信号を反転させて出力するインバー
   タと、 このインバータの出力信号をクロック入力とする第１の
   Ｄフリップフロップと、 この第１のＤフリップフロップの正転出力信号をデータ
   入力とし、前記インバータの出力信号をクロック入力と
   する第２のＤフリップフロップと、 この第２のＤフリップフロップの正転出力信号をデータ
   入力とし、前記インバータの出力信号をクロック入力と
   する第３のＤフリップフロップと、 前記入力信号をクロック入力とする第４のＤフリップフ
   ロップと、 この第４のＤフリップフロップの正転出力信号をデータ
   入力とし、前記入力信号をクロック入力とする第５のＤ
   フリップフロップと、 この第５のＤフリップフロップの正転出力信号をデータ
   入力とし、前記入力信号をクロック入力とする第６のＤ
   フリップフロップと、 前記第３のＤフリップフロップの反転出力信号および前
   記第６のＤフリップフロップの反転出力信号の論理積信
   号を前記第１のＤフリップフロップおよび前記第４のＤ
   フリップフロップの各データ入力端子にそれぞれ出力す
   るアンドゲートと、 このアンドゲートの出力信号をクロック入力とし、自己
   の反転出力信号をデータ入力として前記入力信号に対す
   る１１分周の出力信号を出力する第７のＤフリップフロ
   ップとを具備したことを特徴とする１１分周回路。
2. 【請求項２】 前記インバータに等しい遅延時間を有す
   るバッファをさらに備え、このバッファの出力信号を前
   記第４のＤフリップフロップ、第５のＤフリップフロッ
   プおよび第６のＤフリップフロップの各クロック入力端
   子に供給することを特徴とする請求項１記載の１１分周
   回路。
3. 【請求項３】 前記アンドゲートの代わりに、前記第３
   のＤフリップフロップおよび第６のＤフリップフロップ
   の各反転出力信号をそれぞれ入力とし、その出力信号を
   前記第７のフリップフロップのクロック入力端子に供給
   させるノアゲートを用いたことを特徴とする請求項１ま
   たは２記載の１１分周回路。