JPS6361963A - 遅延時間測定回路 - Google Patents
遅延時間測定回路Info
- Publication number
- JPS6361963A JPS6361963A JP20821486A JP20821486A JPS6361963A JP S6361963 A JPS6361963 A JP S6361963A JP 20821486 A JP20821486 A JP 20821486A JP 20821486 A JP20821486 A JP 20821486A JP S6361963 A JPS6361963 A JP S6361963A
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- JP
- Japan
- Prior art keywords
- circuit
- output signal
- input
- signal
- outputs
- Prior art date
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- Pending
Links
- 230000000630 rising effect Effects 0.000 claims description 10
- 238000005259 measurement Methods 0.000 claims description 9
- 230000004069 differentiation Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Landscapes
- Measurement Of Resistance Or Impedance (AREA)
- Measuring Phase Differences (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延時間測定回路に関する。
従来、この種の遅延時間測定回路は、位相差分を検出し
てその間を高い周波数のクロックの立ち上がりでカウン
タをカウントアツプすることによって測定するため、測
定誤差は±１クロック分程度となっていた。
てその間を高い周波数のクロックの立ち上がりでカウン
タをカウントアツプすることによって測定するため、測
定誤差は±１クロック分程度となっていた。
〔発明が解決しようとする問題点〕
上述した従来の遅延時間測定回路は、カウンタのカウン
トアツプ動作を発振器からのクロックの立ち上がりのタ
イミングのみに同期して行なっているので、測定精度（
±１クロック分程度）を高めるためには、発振器の出力
周波数を高くする必要があった。例えば精度を±１クロ
ック分程度から±１／２クロック分程度に高めるために
は発振器の出力周波数を２倍にする必要があった。
トアツプ動作を発振器からのクロックの立ち上がりのタ
イミングのみに同期して行なっているので、測定精度（
±１クロック分程度）を高めるためには、発振器の出力
周波数を高くする必要があった。例えば精度を±１クロ
ック分程度から±１／２クロック分程度に高めるために
は発振器の出力周波数を２倍にする必要があった。
このため高精度な温室回路では発振器の負担が非常に大
きく、その周辺回路も高周波特性を良くするための配慮
が必要であるという欠点がある。
きく、その周辺回路も高周波特性を良くするための配慮
が必要であるという欠点がある。
本発明の目的は、従来回路の２倍の精度で遅延時間を測
定できる遅延時間測定回路を提供することにある。
定できる遅延時間測定回路を提供することにある。
本発明のある測定系を二値情報信号が通過する際に生じ
る遅延時間を測定する遅延時間測定回路は、前記測定系
への二値入力情報信号と比較電圧を入力して該比較電圧
を基準にハイレベル又はロウレベルに切り分けて出力す
る比較回路Ａと、前記測定系を通過した前記二値入力情
報信号と前記比較電圧を入力して該比較電圧を基準にハ
イレベルまたはロウレベルに切り分けて出力する比較回
路Ｂと、入力した前記比較回路Ａがらの出力信号を微分
してパルスを出力する微分回路Ａと、入力した前記比較
回路Ｂからの出力信号を微分してパルスを出力する微分
回路Ｂと、前記微分回路Ａからの出力信号、前記微分回
路Ｂがらの出力信号をそれぞれセット入力、リセット入
力として入力するＲ−Ｓフリップフロ・ツブ回路と、入
力した前記微分回路Ｂからの出力信号に一定時間の遅延
を与えて出力する遅延回路と、該遅延時間の周波数をサ
ンプリングするのに十分な高い周波数でデユーティ比５
０％のクロックを出力する発振器と、入力した前記発振
器からの出力信号を反転して出力する反転回路と、前記
遅延回路からの出力信号。
る遅延時間を測定する遅延時間測定回路は、前記測定系
への二値入力情報信号と比較電圧を入力して該比較電圧
を基準にハイレベル又はロウレベルに切り分けて出力す
る比較回路Ａと、前記測定系を通過した前記二値入力情
報信号と前記比較電圧を入力して該比較電圧を基準にハ
イレベルまたはロウレベルに切り分けて出力する比較回
路Ｂと、入力した前記比較回路Ａがらの出力信号を微分
してパルスを出力する微分回路Ａと、入力した前記比較
回路Ｂからの出力信号を微分してパルスを出力する微分
回路Ｂと、前記微分回路Ａからの出力信号、前記微分回
路Ｂがらの出力信号をそれぞれセット入力、リセット入
力として入力するＲ−Ｓフリップフロ・ツブ回路と、入
力した前記微分回路Ｂからの出力信号に一定時間の遅延
を与えて出力する遅延回路と、該遅延時間の周波数をサ
ンプリングするのに十分な高い周波数でデユーティ比５
０％のクロックを出力する発振器と、入力した前記発振
器からの出力信号を反転して出力する反転回路と、前記
遅延回路からの出力信号。
前記Ｒ−Ｓフリップフロップ回路からの出力信号。
前記発振器からの出力信号をそれぞれクリア入力。
イネイブル入力、クロック入力として入力し、該イネイ
ブル入力がハイレベルの時のみ該クロック入力の立ち上
がりのタイミングに同期してカウントアツプし、該クリ
ア入力に正のパルスが加わるとカウンタ出力をオールゼ
ロにするカウンタＡと、前記遅延回路からの出力信号、
前記Ｒ−Ｓフリップフロップ回路からの出力信号、前記
反転回路からの出力信号をそれぞれクリア入力、イネイ
ブル入力、クロック入力として入力し、該イネイブル入
力がハイレベルの時のみ該クロック入力の立ち上がりの
タイミングに同期してカウントアツプし。
ブル入力がハイレベルの時のみ該クロック入力の立ち上
がりのタイミングに同期してカウントアツプし、該クリ
ア入力に正のパルスが加わるとカウンタ出力をオールゼ
ロにするカウンタＡと、前記遅延回路からの出力信号、
前記Ｒ−Ｓフリップフロップ回路からの出力信号、前記
反転回路からの出力信号をそれぞれクリア入力、イネイ
ブル入力、クロック入力として入力し、該イネイブル入
力がハイレベルの時のみ該クロック入力の立ち上がりの
タイミングに同期してカウントアツプし。
該クリア入力に正のパルスが加わるとカウンタ出力をオ
ールゼロにするカウンタＢと、前記カウンタＡからの出
力信号を入力し、前記Ｒ−Ｓフリッフフロッ１回路から
の出力信号の立ち下がりのタイミングで保持するラッチ
回路Ａと、前記カウンタＢからの出力信号を入力し、前
記Ｒ−Ｓフリップフロップ回路からの出力信号の立ち下
がりのタイミングで保持するラッチ回路Ｂと、該ラッチ
回路Ｂの出力信号と前記ラッチ回路Ａの出力信号とを入
力し該両信号を加算して出力する加算回路とから構成さ
れている。
ールゼロにするカウンタＢと、前記カウンタＡからの出
力信号を入力し、前記Ｒ−Ｓフリッフフロッ１回路から
の出力信号の立ち下がりのタイミングで保持するラッチ
回路Ａと、前記カウンタＢからの出力信号を入力し、前
記Ｒ−Ｓフリップフロップ回路からの出力信号の立ち下
がりのタイミングで保持するラッチ回路Ｂと、該ラッチ
回路Ｂの出力信号と前記ラッチ回路Ａの出力信号とを入
力し該両信号を加算して出力する加算回路とから構成さ
れている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図は第１
図における各部信号のタイムチャートである。
図における各部信号のタイムチャートである。
同図において、入力信号２’０．２１にはデジタル信号
（又はアナログ信号）で位相のずれた信号が入力される
。入力信号２０は比較回路Ａ１で基準電圧２２と比較さ
れて基準電圧２２よりも高い電圧ならば出力２３にハイ
レベルが出力され、低い電圧ならばロウレベルが出力さ
れる。
（又はアナログ信号）で位相のずれた信号が入力される
。入力信号２０は比較回路Ａ１で基準電圧２２と比較さ
れて基準電圧２２よりも高い電圧ならば出力２３にハイ
レベルが出力され、低い電圧ならばロウレベルが出力さ
れる。
比較回路Ａ１からの出力２３を入力した微分回路Ａ２は
出力２３の立ち上がりを微分して正のパルス信号２５を
出力する。
出力２３の立ち上がりを微分して正のパルス信号２５を
出力する。
比較回路Ｂ３と微分回路Ｂ４についても比較回路Ａｌ、
微分回路Ａ２と同様に動作し、正のパルス信号２６を出
力する。
微分回路Ａ２と同様に動作し、正のパルス信号２６を出
力する。
最初にパルス信号２５をセット人力Ｓに入力したＲ−Ｓ
フリップフロップ５はＱ出力信号２７にハイレベルを出
力し、次にパルス信号２６をリセット人力Ｒに入力して
ロウレベルを出力する。以上の動作によってＱ出力信号
２７には入力信号２０．２１の遅延分の長さの正のパル
スが発生する。
フリップフロップ５はＱ出力信号２７にハイレベルを出
力し、次にパルス信号２６をリセット人力Ｒに入力して
ロウレベルを出力する。以上の動作によってＱ出力信号
２７には入力信号２０．２１の遅延分の長さの正のパル
スが発生する。
遅延回路６は微分回路Ｂ４からのパルス信号２６を入力
し、パルス信号２６がＱ出力信号２７の変化を起す際の
遅延以上を与えて出力信号２８を出力する。発振器７は
要求精度を十分満足するような周波数ｆ（要求精度をＸ
秒とするとｆ２１ ／ ２ ｘ ）のクロック信号２つ
を出力し、反転回路８はクロック信号２９を入力し反転
出力信号３０を出力する。
し、パルス信号２６がＱ出力信号２７の変化を起す際の
遅延以上を与えて出力信号２８を出力する。発振器７は
要求精度を十分満足するような周波数ｆ（要求精度をＸ
秒とするとｆ２１ ／ ２ ｘ ）のクロック信号２つ
を出力し、反転回路８はクロック信号２９を入力し反転
出力信号３０を出力する。
カウンタＡ９はＱ出力信号２７をイネイブル入力に、ク
ロック信号２９をクロック入力に、出力信号２８をクリ
ア入力として入力し、イネイブル入力のＱ出力信号２７
がハイレベルのときのみクロック入力のクロック信号２
９の立ち上がりに同期してカウントアツプし、そのカウ
ント結果を出力信号３１として出力する。また、出力信
号２８が入力されるとカウンタ穴９出力をオールゼロと
する。
ロック信号２９をクロック入力に、出力信号２８をクリ
ア入力として入力し、イネイブル入力のＱ出力信号２７
がハイレベルのときのみクロック入力のクロック信号２
９の立ち上がりに同期してカウントアツプし、そのカウ
ント結果を出力信号３１として出力する。また、出力信
号２８が入力されるとカウンタ穴９出力をオールゼロと
する。
カウンタＢ１０はカウンタＡ９と同様であるが、クロッ
ク入力として反転回路８からの反転出力信号３０を入力
してそのカウント結果を出力信号３２として出力する。
ク入力として反転回路８からの反転出力信号３０を入力
してそのカウント結果を出力信号３２として出力する。
ラッチ回路ＡｌｌはカウンタＡ９からの出力信号３１を
データ入力として入力しＲ−Ｓフリップフロップ５から
のＱ出力信号２７の立ち下がりのタイミングでラッチす
る。
データ入力として入力しＲ−Ｓフリップフロップ５から
のＱ出力信号２７の立ち下がりのタイミングでラッチす
る。
ラッチ回路Ｂ１２はカウンタＢＩＯからの出力信号３２
をデータ入力として入力し、Ｒ−Ｓフリップフロップ５
からの出力信号２７の立ち下がりのタイミングでラッチ
する。
をデータ入力として入力し、Ｒ−Ｓフリップフロップ５
からの出力信号２７の立ち下がりのタイミングでラッチ
する。
加算回路１３はラッチ回路Ａｌｌからの出力信号３３と
ラッチ回路Ｂ１２からの出力信号３４を入力して加算し
た結果を出力信号３５として出力する。このことにより
発振器７のクロック信号２９の立ち上がりと立ち下がり
の両方のタイミングでカウンタをカウントアツプしたこ
とと同じ効果が得られる。
ラッチ回路Ｂ１２からの出力信号３４を入力して加算し
た結果を出力信号３５として出力する。このことにより
発振器７のクロック信号２９の立ち上がりと立ち下がり
の両方のタイミングでカウンタをカウントアツプしたこ
とと同じ効果が得られる。
以上説明したように本発明は、２つのカウンタを設置し
それぞれがクロック信号の立ち上がり。
それぞれがクロック信号の立ち上がり。
立ち下がりのタイミングでカウントアツプしてその結果
を加算回路で加算することにより、入力信号の位相差の
測定精度が発振器の周波数を変えなくても２倍になると
いう効果がある。
を加算回路で加算することにより、入力信号の位相差の
測定精度が発振器の周波数を変えなくても２倍になると
いう効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図における各部信号のタイムチャートである。 １・・・比較回路Ａ、２・・・微分回路Ａ、３・・・比
較回路Ｂ、４・・・微分回路Ｂ、５・・・Ｒ−Ｓフリッ
プフロップ、６・・・遅延回路、７・・・発振器、８・
・・反転回路、９・・・カウンタＡ、１０・・・カウン
タＢ、１１・・・ラッチ回路Ａ、１２・・・ラッチ回路
Ｂ、１３・・・加算回路。
図における各部信号のタイムチャートである。 １・・・比較回路Ａ、２・・・微分回路Ａ、３・・・比
較回路Ｂ、４・・・微分回路Ｂ、５・・・Ｒ−Ｓフリッ
プフロップ、６・・・遅延回路、７・・・発振器、８・
・・反転回路、９・・・カウンタＡ、１０・・・カウン
タＢ、１１・・・ラッチ回路Ａ、１２・・・ラッチ回路
Ｂ、１３・・・加算回路。
Claims (1)
- ある測定系を二値情報信号が通過する際に生じる遅延時
間を測定する遅延時間測定回路において、前記測定系へ
の二値入力情報信号と比較電圧を入力して該比較電圧を
基準にハイレベル又はロウレベルに切り分けて出力する
比較回路Ａと、前記測定系を通過した前記二値入力情報
信号と前記比較電圧を入力して該比較電圧を基準にハイ
レベルまたはロウレベルに切り分けて出力する比較回路
Ｂと、入力した前記比較回路Ａからの出力信号を微分し
てパルスを出力する微分回路Ａと、入力した前記比較回
路Ｂからの出力信号を微分してパルスを出力する微分回
路Ｂと、前記微分回路Ａからの出力信号、前記微分回路
Ｂからの出力信号をそれぞれセット入力、リセット入力
として入力するＲ−Ｓフリップフロップ回路と、入力し
た前記微分回路Ｂからの出力信号に一定時間の遅延を与
えて出力する遅延回路と、該遅延時間の周波数をサンプ
リングするのに十分な高い周波数でデューティ比５０％
のクロックを出力する発振器と、入力した前記発振器か
らの出力信号を反転して出力する反転回路と、前記遅延
回路からの出力信号、前記Ｒ−Ｓフリップフロップ回路
からの出力信号、前記発振器からの出力信号をそれぞれ
クリア入力、イネイブル入力、クロック入力として入力
し、該イネイブル入力がハイレベルの時のみ該クロック
入力の立ち上がりのタイミングに同期してカウントアッ
プし、該クリア入力に正のパルスが加わるとカウンタ出
力をオールゼロにするカウンタＡと、前記遅延回路から
の出力信号、前記Ｒ−Ｓフリップフロップ回路からの出
力信号、前記反転回路からの出力信号をそれぞれクリア
入力、イネイブル入力、クロック入力として入力し、該
イネイブル入力がハイレベルの時のみ該クロック入力の
立ち上がりのタイミングに同期してカウントアップし、
該クリア入力に正のパルスが加わるとカウンタ出力をオ
ールゼロにするカウンタＢと、前記カウンタＡからの出
力信号を入力し、前記Ｒ−Ｓフリップフロップ回路から
の出力信号の立ち下がりのタイミングで保持するラッチ
回路Ａと、前記カウンタＢからの出力信号を入力し、前
記Ｒ−Ｓフリップフロップ回路からの出力信号の立ち下
がりのタイミングで保持するラッチ回路Ｂと、該ラッチ
回路Ｂの出力信号と前記ラッチ回路Ａの出力信号とを入
力し該両信号を加算して出力する加算回路とから構成さ
れることを特徴とする遅延時間測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20821486A JPS6361963A (ja) | 1986-09-03 | 1986-09-03 | 遅延時間測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20821486A JPS6361963A (ja) | 1986-09-03 | 1986-09-03 | 遅延時間測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6361963A true JPS6361963A (ja) | 1988-03-18 |
Family
ID=16552565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20821486A Pending JPS6361963A (ja) | 1986-09-03 | 1986-09-03 | 遅延時間測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6361963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0191530A (ja) * | 1987-10-01 | 1989-04-11 | Sharp Corp | デジタルｐｌｌ装置 |
| US7834902B2 (en) | 2003-10-02 | 2010-11-16 | Ricoh Company, Ltd. | Pixel clock creation method, pixel clock creation device, optical scanning device, and image forming apparatus |
-
1986
- 1986-09-03 JP JP20821486A patent/JPS6361963A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0191530A (ja) * | 1987-10-01 | 1989-04-11 | Sharp Corp | デジタルｐｌｌ装置 |
| US7834902B2 (en) | 2003-10-02 | 2010-11-16 | Ricoh Company, Ltd. | Pixel clock creation method, pixel clock creation device, optical scanning device, and image forming apparatus |
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