JPS6233394Y2

JPS6233394Y2 -

Info

Publication number: JPS6233394Y2
Application number: JP1978062922U
Authority: JP
Priority date: 1978-05-11
Filing date: 1978-05-11
Publication date: 1987-08-26
Also published as: JPS54165156U

Description

【考案の詳細な説明】

本考案は分周回路の改良に係り、特に高精度の
クロツクを用いて必要なパルス巾およびパルス周
期の出力を得るようにした分周回路に関する。電子計算機の周辺回路等の各種デジタル回路で
はパルス巾およびパルス周期の定まつた信号を必
要とすることが多い。このような場合には、従
来、第１図に示すように２個の単安定マルチバイ
ブレータを利用した回路が使用されていた。同図
において単安定マルチバイブレータMM₁，MM₂
は市販のIC（例えばテキサス・インスツルメン
ツ社のSN74221）で構成されており、A₁，A₂は
立上りがトリガとなる入力端子、B₁，B₂は立上
りがトリガとなる入力端子、Q₁，Q₂は出力端子
を夫々示している。また、これらの単安定マルチ
バイブレータではA₁，A₂でトリガをかける時は
B₁，B₂を高レベルに、B₁，B₂でトリガをかける
時はA₁，A₂を低レベルにしないとトリガが無効
となる機能を備えている。C₁，R₁は単安定マル
チバイブレータMM₁の出力パルス巾T₁を決定す
るための時定数回路であり、C₂，R₂は単安定マ
ルチバイブレータMM₂の出力パルス巾T₂を決定
するための時定数回路である。単安定マルチバイ
ブレータMM₁の入力端子A₁には単安定マルチバ
イブレータMM₂の出力Q₂が接続され、またMM₁
の入力端子B₁には電源投入時の動作を確実にす
るための時定数回路C₃，R₃が接続される。MM₁
の出力Q₁はMM₂の入力端子A₂にインプツトされ
ると共に回路出力としてアウトプツトされる。このように構成した従来のパルス回路の作動は
第２図のタイムチヤートに示す通りである。即
ち、電源投入時、出力Q₂が低レベルの状態で、
入力B₁が次第に増加して一定の高レベルに達す
ると単安定マルチバイブレータMM₁にトリガが
かかり、Q₁，A₁は高レベルになる。また、もし
Q₂が高レベルのうちにB₁が高レベルになつた場
合にはQ₂の立下りによつてMM₁にトリガがかか
るので、回路は電源投入時に必ず起動する。
MM₁の出力Q₁はC₁，R₁の時定数で定まる時間T₁
だけ高レベルであり、立下りでMM₂をトリガす
る。このMM₂ではC₂，R₂の時定数で定まる時間
T₂だけ出力Q₂が高レベルであり、立下りで再び
MM₁をトリガする。この繰返しによつてQ₁には
パルス巾T₁、周期（T₁＋T₂）の出力パルスが得ら
れる。上述のような従来回路では、C₁，R₁，C₂，R₂
の値によりかなりの範囲で自由にパルス巾や周期
を設定できる利点があるが、反面、部品点数が多
く、またＣ，Ｒの偏差やIC固有の特性のばらつ
き等のため、正確なパルスを必要とする場合には
R₁，R₂を可変抵抗としてこれらを正確に調整す
る必要がある。また、温度変化や電源電圧の変動
あるいは経年変化等により次第に狂いが生ずる欠
点がある上、回路自体でパルスを発生するもので
あるため、他の論理回路との同期がとりにくいと
いう不都合がある。本考案は従来回路における上述の如き不都合を
除去すべくなされたものである。即ち、本考案は
電子計算機等で一般的に使用されている水晶発振
回路等を用いた高精度のクロツク信号を利用し
て、必要なパルス巾および周期のパルスを無調整
で得ることのできる分周回路を提供することを目
的とする。以下、図示の実施例につき本考案の詳細を説明
する。第３図は本考案回路の原理を示すもので、ロー
ド機能付の同期式２進カウンタ１、デコーダ２、
２個のアンドゲート３ａ，３ｂ、ノアゲート４お
よびインバータ５より成る。図中、６は出力端
子、７はロードデータ端子、８はロードコントロ
ール端子、９はクロツク入力端子である。そし
て、この回路の動作は第３Ａ図のタイムチヤート
により示されている。カウンタ１は目的とする出力パルス巾の１レベ
ルおよび０レベルをカウントするのに必要なフリ
ツプフロツプ（以下単にＦ／Ｆという）の数より
も少くとも1F／Ｆ以上大きい。説明の便宜上、
このＦ／Ｆを２ⁿ⁺¹とし、対応するロードデータ
入力端子および出力端子も２ⁿ⁺¹とする。その端
子８にロードコントロール信号として“０”が入
力されている時にはクロツクに同期してロードデ
ータ端子７（２ⁿ⁺¹…２^０）のデータ“１”また
は“０”をカウンタ１内に取込む。これによりカ
ウント数の初期値として出力端子２ⁿ⁺¹…２^０に
対応するＦ／Ｆがセツトされる。ロードコントロ
ール信号が端子８に入力されていない時はクロツ
クに同期して出力２ⁿ⁺¹…２^０がカウントアツプ
される。このようなカウンタは市販のIC（例え
ばテキサス・インスツルメンツ社のSN74161）や
その縦列接続によつて簡単に実現できる。デコーダ２は目的とする値ｌ，ｍ（この場合の
ｌ，ｍの値は２進数で００を１、０１を２，…と
した値であり、更にｌまたはｍをカウントするの
に必要なＦ／Ｆの数は２ⁿ……２^０の範囲内であ
る。）になると夫々の端子に出力“１”を出す。
これらの出力のうちｌはカウンタの出力端子２ⁿ⁺
^１をインバータ５によつて反転したものと共にア
ンドゲートを通り、またｍは夫々カウンタの出力
端子２ⁿ⁺¹の出力と共にアンドゲートを通り、共
にノアゲート４を経てロードコントロール端子８
に導かれる。またロードデータ端子のうち２ⁿ⁺¹
はカウンタ出力２ⁿ⁺¹の値をインバータ５によつ
て反転したものが与えられ、２ⁿ…２^０は“０”
に固定されている。最初カウンタの２ⁿ⁺¹〜２^０が（０，０，…
０）であつたとすると、クロツクに同期して内容
が順次カウントアツプされ、出力端子２ⁿ⁺¹が
“０”で２ⁿ…２^０のカウント数がｌ（以下（０，

【式】）と表わす）になつた時にデコーダ出力１がロジツク“１”となり、このとき
前述のように２ⁿ⁺¹が“０”であるからアンドゲ
ート３ｂの出力が“１”となり、ノアゲート４の
出力が“０”となつてカウンタ１のロードコント
ロール端子Ｌ_OADの入力が“０”となるから次の
クロツクでカウンタにロードデータとして（１，
０，…０）がロードされる。２ⁿ…２^０がｌにな
る以前にｍになつた場合は２ⁿ⁺¹が“０”である
のでデコーダ出力ｍが“１”になつてもアンドゲ
ート３ａの出力は“１”とならず、このためノア
ゲート４の出力は“１”のままであつてロードコ
ントロール端子も“１”のままであつてロードコ
ントロール端子も“１”のままでありカウンタ１
はロヘドされずカウントアツプを続ける。このよ
うにしてロードされると、それと同時にカウンタ
１の２ⁿ…２^０は０…０となるのでデコーダ出力
ｌはロジツク“０”になり、再びカウントアツプ
されるが、今度は（１，

【式】）になつてｌが出力されても２ⁿ⁺¹出力が“１”であ
るから、ロードコントロール信号は発生せず、
（１，

【式】）になつた時にロードコントロール信号が発生し、２ⁿ⁺¹出力が“１”
であるから（０，０，…０）がロードされる。従
つて、出力端子２ⁿ⁺¹にはｌの間だけ“０”、ｍの
間だけ“１”の出力、つまりパルス巾がｍ×クロ
ツク周期で、周期が（ｍ＋ｌ）×クロツク周期の
パルスが得られる。電源投入時にカウンタの内容
が（０，０，…０）でない場合でも（１，

【式】）または（０，

【式】）のいずれかになると上記と同様の動作を開始する。以上は本考案回路の原理であるが、実際の回路
構成では、デコーダおよびロードコントロール信
号発生用のゲート群は論理の法則に従い、大巾に
簡略化することができる。即ち、例えば周期Ｎの基本クロツクを用いてパ
ルス巾mN＝4N、周期（ｍ＋ｌ）Ｎ＝9Nの出力を
得る場合、を考えればｍ＝４、ｍ＋ｌ＝９である
からｌ＝５である。そして４をカウントするのに
必要なＦ／Ｆの数は２^１，２^０の２個であり、ま
た５をカウントするのに必要なＦ／Ｆの数は２
^２，２^１，２^０の３個であるからＦ／F4個を内
蔵したカウンタの最上位桁２^３のＦ／Ｆを前述の
カウントに使用されないＦ／Ｆ２ⁿ⁺¹として使え
る。この場合、カウンタの出力２^２，２^１，２^０
を出力とし、000から数えてｌ番目の値100のとき
はじめて出力ｌが“１”になりｍ番目の値011の
ときはじめてｍが“１”になるデコーダは第４Ａ
図の符号２で示す回路となり、このデコーダを用
いた分周回路は第４Ｂ図の通りとなる。これを整
理すると第４図の回路となる。その回路構成は第
４図に示すようになる。同図においてロード機能
付同期式カウンタ１０としては前述の例と同様の
IC（テキサス・インスツルメンツ社のSN74161）
が使用されており、出力２^０と２^１は出力２^３と
共にアンドゲート１１ａに導かれ、また出力２^２
は出力２^３のインバータ１２による反転出力と共
にアンドゲート１１ｂに導かれる。これらのアン
ドゲートの出力はノアゲート１３を経てカウンタ
１０のロード端子にインプツトされる。第５図に
示すようにカウンタ出力（２^３〜２^０）が000か
ら数えてｌ番目の値（0100）になると（1000）が
ロードされ、（1000）、（1001）、（1010）、（1011）
とカウントアツプされ、ｍ番目の値（1011）の時
に２^３出力“１”は反転される。その結果、２^３
には“０”がロードされ、また２^２〜２^０には
“０”がロードされて（0000）となる。今度は
（0000）から順次カウントアツプされ、（0100）に
なると再び（1000）がロードされる。このよう
に、２^３出力はクロツクの４周期分だけ“１”、
５周期分だけ“０”となり、従つてパルス巾
4N、周期4N＋5N＝9Nの出力が得られる。第６図は本考案は本考案回路においてパルス巾
５Ｎ、周期１０Ｎの出力を得る場合の具体例であ
り、ｌ＝ｍ＝５であるから５番目のカウント数は
“100”となり２^２が最初に１となる状態を捉える
ように回路構成すればデコーダとなる。第６Ａ図
はこの回路構成を示しており、この第６Ａ図の回
路を用いて第６Ｂ図の分周回路が構成でき、さら
に整理すると第６図の回路となる。ロード機能付
同期式カウンタ１４の出力２^２はインバータ１５
ａで反転された後ロード端子にインプツトされ、
また出力２^３はインバータ１５ｂで反転された
後、ロードデータ端子２^３にインプツトされてい
る。この回路の動作は第７図のタイムチヤートに
示す通りであり、結局パルス巾ｍ＝5N、周期ｍ
＋ｌ＝10Nのパルスが得られる。上述のように本考案は周期Ｎの基本クロツクか
らパルス巾mN、周期（ｍ＋ｌ）Ｎの出力パルス
を得る分周回路において、クロツクに同期したロ
ード機能を有し、かつｍまたはｌのいずれか大き
い方をカウントするに必要な２進カウンタよりも
１フリツプ・フロツプ以上大きな桁数の同期式２
進カウンタと、この２進カウンタの出力よりｍお
よびｌを検出するデコーダまたは論理回路とを使
用し、カウント数がｍまたはｌになる毎にICに
含まれる余分なカウンタ桁としての非カウント側
のフリツプ・フロツプを反転するようにしたこと
を特徴とするものである。従つて、本考案によれ
ば電子計算機に使用される正確なクロツクパルス
を利用してその整数倍のパルス巾と周期を持つ正
確なパルス出力簡単に得ることができ、しかも回
路構成に要する部品数も少ない上、調整個所を必
要としない分周回路が得られる。なお、本考案に
おいては分周の性格上、使用するクロツクは目的
とするパルス巾と周期の整数分の一の周期のもの
でなければならないが、クロツクの選択は自由度
が大きいのでそのこと自体はさほどの不都合をも
たらすものではなく、むしろ周囲の論理回路との
周期を考慮すれば利点であると言える。またIC
に含まれる余分なカウンタ桁としてのＦ／Ｆがな
い場合であつてもカウンタの縦列接続という簡単
な方法で余分なカウンタ桁を増やして実施できる
から制御回路を別に設ける必要がないという面で
利点がある。

【図面の簡単な説明】

第１図は従来のパルス発生装置の一例を示す回
路図、第２図はその作動説明図、第３図は本考案
回路の原理図、第３Ａ図は第３図の回路の動作を
示すタイムチヤート、第４図および第６図は夫々
本考案回路の具体例を示す回路図、第４Ａ図、第
４Ｂ図は第４図の回路の構成を説明する回路図、
第６Ａ図、第６Ｂ図は第６図の回路の構成を説明
する回路図、第５図と第７図は夫々第４図および
第６図の回路における作動説明図である。 MM₁，MM₂……単安定マルチバイブレータ、
１，１０，１４……ロード機能付同期式２進カウ
ンタ、２……デコーダ。

Claims

【実用新案登録請求の範囲】

周期Ｎの基本クロツクからパルス巾mN、周期
（ｍ＋ｌ）Ｎの出力パルスを得る分周回路におい
て、クロツクに同期したロード機能を有し、かつ
ｍまたはｌのうちより数値の大きいものをカウン
トするのに必要な２進カウンタよりも１フリツ
プ・フロツプ以上大きな桁数を持つ同期式２進カ
ウンタと、この２進カウンタの出力より前記ｍお
よびｌを検出する回路とを備え、カウント数がｍ
またはｌになる毎に前記同期カウンタにおけるカ
ウントに使用されないフリツプ・フロツプを反転
するように構成したことを特徴とする分周回路
（ｍ，ｌは夫々任意の整数である。）。