JP2580940B2 - ゲートパルス幅測定回路 - Google Patents
ゲートパルス幅測定回路Info
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- JP2580940B2 JP2580940B2 JP4318712A JP31871292A JP2580940B2 JP 2580940 B2 JP2580940 B2 JP 2580940B2 JP 4318712 A JP4318712 A JP 4318712A JP 31871292 A JP31871292 A JP 31871292A JP 2580940 B2 JP2580940 B2 JP 2580940B2
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Description
【０００１】
【産業上の利用分野】本発明は、ゲートパルス幅測定回
路に関する。
路に関する。
【０００２】
【従来の技術】従来、クロック信号発生回路としては図
４に示すようにインバータ（ＮＯＴ）を奇数個接続して
その出力を初段のインバータの入力に帰還する「リング
オシレータ」がある。
４に示すようにインバータ（ＮＯＴ）を奇数個接続して
その出力を初段のインバータの入力に帰還する「リング
オシレータ」がある。
【０００３】特開昭６３−２９１３００号公報、特開昭
６２−１３８７７０号公報参照。
６２−１３８７７０号公報参照。
【０００４】
【発明が解決しようとする課題】この従来の「リングオ
シレータ」は自走式で、発振の制御ができないという問
題点があった。これを解決する方法として、図５に示し
た様にリングオシレータの初段にＮＡＮＤ回路を設けて
帰還信号以外の入力信号により発振を制御する方法があ
る。しかし、この方法では、キャパシタや抵抗、あるい
は水晶振動子などの外部回路が必要となり、集積回路上
で実現するのが困難であった。したがって、そのような
クロック信号発生回路を使ったゲートパルス幅測定回路
も同様な問題がある。
シレータ」は自走式で、発振の制御ができないという問
題点があった。これを解決する方法として、図５に示し
た様にリングオシレータの初段にＮＡＮＤ回路を設けて
帰還信号以外の入力信号により発振を制御する方法があ
る。しかし、この方法では、キャパシタや抵抗、あるい
は水晶振動子などの外部回路が必要となり、集積回路上
で実現するのが困難であった。したがって、そのような
クロック信号発生回路を使ったゲートパルス幅測定回路
も同様な問題がある。
【０００５】
【課題を解決するための手段】本発明のゲートパルス幅
測定回路は、排他的論理和回路と、ディレイ回路と、選
択回路と、カウンタを有し、前記排他的論理和回路の入
力の一方に被測定ゲート信号を入力し、前記ディレイ回
路を複数のディレイ回路に分割して、各々のディレイ信
号出力を前記選択回路の被選択入力として、選択制御信
号により選択した１つのディレイ信号出力を、前記排他
的論理和回路への帰還信号およびクロック信号出力とす
ることにより、前記被測定ゲート信号のパルス幅を前記
クロック信号のパルスの個数に変換し、前記個数を前記
カウンタにより計数することを特徴とする。
測定回路は、排他的論理和回路と、ディレイ回路と、選
択回路と、カウンタを有し、前記排他的論理和回路の入
力の一方に被測定ゲート信号を入力し、前記ディレイ回
路を複数のディレイ回路に分割して、各々のディレイ信
号出力を前記選択回路の被選択入力として、選択制御信
号により選択した１つのディレイ信号出力を、前記排他
的論理和回路への帰還信号およびクロック信号出力とす
ることにより、前記被測定ゲート信号のパルス幅を前記
クロック信号のパルスの個数に変換し、前記個数を前記
カウンタにより計数することを特徴とする。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１におけるクロック信号発生回路１は、
排他的論理和回路（Ｅｘｃｌｕｓｉｖｅ ＯＲ）１２
と、ディレイ回路１３とからなり、排他的論理和の一方
の入力をクロック発生許可信号の入力１１とし、もう一
方の入力１４′には遅延回路１３のクロック信号出力１
４を帰還信号として入力し、また排他的論理和の出力１
２′をディレイ回路１３への入力とし、ディレイ回路１
３の出力１４を所要のクロック信号出力とすることによ
り、クロック信号発生回路を構成している。
排他的論理和回路（Ｅｘｃｌｕｓｉｖｅ ＯＲ）１２
と、ディレイ回路１３とからなり、排他的論理和の一方
の入力をクロック発生許可信号の入力１１とし、もう一
方の入力１４′には遅延回路１３のクロック信号出力１
４を帰還信号として入力し、また排他的論理和の出力１
２′をディレイ回路１３への入力とし、ディレイ回路１
３の出力１４を所要のクロック信号出力とすることによ
り、クロック信号発生回路を構成している。
【０００８】この動作を次に説明する。クロック発生許
可信号１１が非能動のとき、信号１４′と信号１２′は
同レベルとなり、クロック信号出力１４は同一レベルに
固定される。次にクロック発生許可信号１１を能動にす
ると、信号１４′は反転して信号１２′に出力され、デ
ィレイ回路１３によるディレイ時間ｔD だけ遅れてクロ
ック信号出力１４となる、この反転された信号が帰還信
号としてふたたび信号１４′に帰還され、同様に排他的
論理和回路１２により反転して信号１２′となる。この
ようにして、クロック信号出力１４には、パルス幅ｔD
のクロック信号が生成される。次に、クロック発生許可
１１を非能動とすると、信号１４′は反転されずそのま
ま信号１２′に出力され、クロック信号出力１４は、同
一レベルに固定される。
可信号１１が非能動のとき、信号１４′と信号１２′は
同レベルとなり、クロック信号出力１４は同一レベルに
固定される。次にクロック発生許可信号１１を能動にす
ると、信号１４′は反転して信号１２′に出力され、デ
ィレイ回路１３によるディレイ時間ｔD だけ遅れてクロ
ック信号出力１４となる、この反転された信号が帰還信
号としてふたたび信号１４′に帰還され、同様に排他的
論理和回路１２により反転して信号１２′となる。この
ようにして、クロック信号出力１４には、パルス幅ｔD
のクロック信号が生成される。次に、クロック発生許可
１１を非能動とすると、信号１４′は反転されずそのま
ま信号１２′に出力され、クロック信号出力１４は、同
一レベルに固定される。
【０００９】図２は、本発明のゲートパルス幅測定回路
に用いるクロック信号発生回路の一実施例である。図１
のディレイ回路を複数のディレイ回路２３（１）〜２３
（ｎ）にして、各々の出力をセレクター回路２５に被選
択入力とし、選択入力２６により選択した任意のディレ
イ回路出力を帰還信号２７′及びクロック信号出力２７
としており、これによりディレイ回路２３（１）〜２３
（ｎ）により与えられる所要のパルス幅のクロック信号
をプログラマブルに発生可能としている。
に用いるクロック信号発生回路の一実施例である。図１
のディレイ回路を複数のディレイ回路２３（１）〜２３
（ｎ）にして、各々の出力をセレクター回路２５に被選
択入力とし、選択入力２６により選択した任意のディレ
イ回路出力を帰還信号２７′及びクロック信号出力２７
としており、これによりディレイ回路２３（１）〜２３
（ｎ）により与えられる所要のパルス幅のクロック信号
をプログラマブルに発生可能としている。
【００１０】図３は、本発明のゲートパルス幅測定回路
の一実施例であり、クロック信号発生回路４０は、図２
のクロック信号発生回路と同じである。クロック信号発
生回路４０で、クロック発生許可信号４１をゲート信号
として、このゲート信号が能動の期間だけクロック信号
４２よりクロック信号が生成するので、これをカウンタ
４３のカウント入力とすることにより、ゲート信号のパ
ルス幅に対応するカウント出力４５を得ることができ、
又、ディレイ回路の選択により所要の精度でパルス幅の
測定ができる。
の一実施例であり、クロック信号発生回路４０は、図２
のクロック信号発生回路と同じである。クロック信号発
生回路４０で、クロック発生許可信号４１をゲート信号
として、このゲート信号が能動の期間だけクロック信号
４２よりクロック信号が生成するので、これをカウンタ
４３のカウント入力とすることにより、ゲート信号のパ
ルス幅に対応するカウント出力４５を得ることができ、
又、ディレイ回路の選択により所要の精度でパルス幅の
測定ができる。
【００１１】
【発明の効果】以上説明したように本発明は、キャパシ
タや抵抗、あるいは水晶振動子などの外部回路を不要と
するので、集積回路上に容易に実現でき、ゲートパルス
幅測定回路などの構成が容易になるという効果を有す
る。
タや抵抗、あるいは水晶振動子などの外部回路を不要と
するので、集積回路上に容易に実現でき、ゲートパルス
幅測定回路などの構成が容易になるという効果を有す
る。
【図１】本発明のゲートパルス幅測定回路に用いるクロ
ック信号発生回路を説明するための図
ック信号発生回路を説明するための図
【図２】本発明のゲートパルス幅測定回路に用いるクロ
ック信号発生回路の一実施例を示すブロック図
ック信号発生回路の一実施例を示すブロック図
【図３】本発明のゲートパルス幅測定回路の一実施例を
示すブロック図
示すブロック図
【図４】従来のリングオシレータの一例を示す図
【図５】従来のクロック信号発生回路の一例を示す図
１１ クロック発生許可信号 １２ 排他的論理和回路 １３ ディレイ回路 １４ クロック信号出力 ２１ クロック発生許可信号入力 ２２ 排他的論理和回路 ２３（１）〜２３（ｎ） ディレイ回路 ２４（１）〜２４（ｎ） ディレイ回路 ２５ セレクター（選択回路） ２６ 選択信号入力 ２７ クロック信号出力 ４０ クロック信号発生回路 ４１ ゲートパルス信号（クロック発生許可信号）入力 ４２ クロック信号 ４３ カウンタ ４４ リセット信号入力 ４５ カウント出力
Claims (1)
- 【請求項１】 排他的論理和回路と、ディレイ回路と、
選択回路と、カウンタを有し、前記排他的論理和回路の
入力の一方に被測定ゲート信号を入力し、前記ディレイ
回路を複数のディレイ回路に分割して、各々のディレイ
信号出力を前記選択回路の被選択入力として、選択制御
信号により選択した１つのディレイ信号出力を、前記排
他的論理和回路への帰還信号およびクロック信号出力と
することにより、前記被測定ゲート信号のパルス幅を前
記クロック信号のパルスの個数に変換し、前記個数を前
記カウンタにより計数することを特徴とするゲートパル
ス幅測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4318712A JP2580940B2 (ja) | 1992-11-27 | 1992-11-27 | ゲートパルス幅測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4318712A JP2580940B2 (ja) | 1992-11-27 | 1992-11-27 | ゲートパルス幅測定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06194417A JPH06194417A (ja) | 1994-07-15 |
| JP2580940B2 true JP2580940B2 (ja) | 1997-02-12 |
Family
ID=18102141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4318712A Expired - Fee Related JP2580940B2 (ja) | 1992-11-27 | 1992-11-27 | ゲートパルス幅測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580940B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4904620B2 (ja) * | 2000-12-26 | 2012-03-28 | 富士通株式会社 | 周波数及びデューティ比制御可能な発振器 |
| JP2006067190A (ja) * | 2004-08-26 | 2006-03-09 | Nec Electronics Corp | クロック生成回路 |
| US7548127B2 (en) * | 2006-04-11 | 2009-06-16 | International Rectifier Corporation | Digitally controlled ring oscillator |
| EP1967860A1 (en) * | 2007-03-08 | 2008-09-10 | Matsushita Electric Industrial Co., Ltd. | Ring oscillator |
| JPWO2009104358A1 (ja) * | 2008-02-21 | 2011-06-16 | 株式会社アドバンテスト | リング発振器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2599759B2 (ja) * | 1988-05-26 | 1997-04-16 | 株式会社日立製作所 | フリップフロップテスト方式 |
| JPH04274100A (ja) * | 1991-03-01 | 1992-09-30 | Nec Corp | テスト回路内蔵のメモリーｌｓｉ |
-
1992
- 1992-11-27 JP JP4318712A patent/JP2580940B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06194417A (ja) | 1994-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960924 |
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