JPH04285422A - 過電圧検出回路 - Google Patents
過電圧検出回路Info
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- JPH04285422A JPH04285422A JP4716391A JP4716391A JPH04285422A JP H04285422 A JPH04285422 A JP H04285422A JP 4716391 A JP4716391 A JP 4716391A JP 4716391 A JP4716391 A JP 4716391A JP H04285422 A JPH04285422 A JP H04285422A
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- 238000001514 detection method Methods 0.000 claims description 8
- 230000010355 oscillation Effects 0.000 claims description 6
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Dc-Dc Converters (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング電源の制
御用集積回路で使われる過電圧検出回路に関する。
御用集積回路で使われる過電圧検出回路に関する。
【０００２】
【従来の技術】従来の過電圧検出回路は、図３に示すよ
うに、端子３１０に印加されたスイッチング電源の負荷
側の電圧を第１の基準電圧３００と比較する第１の電圧
比較回路３０２と、第１の電圧比較回路３０２の出力信
号を遅らせる抵抗３０４とコンデンサー３０５とからな
る遅延回路と、遅延回路からの出力を第２の基準電圧３
０１と比較してディジタル出力に変換する第２の電圧比
較回路３０３とから構成されていた。スイッチング電源
の負荷側の電圧が第１の基準電圧３００より越えて、過
電圧になったとき、第１の電圧比較回路３０２の出力は
ハイレベルになる。第１の電圧比較回路３０２の出力信
号を抵抗３０４と端子３０９に接続された外部のコンデ
ンサー３０５とからなる遅延回路で遅らせ、第２の電圧
比較回路３０３で波形整形してハイレベルが２入力論理
和３０８の一方の入力に加えられる。論理和３０８の他
方の入力へは負荷側の電圧と定常電圧との誤差電圧を増
幅する誤差増幅回路３０６の出力信号で変調された信号
を出力するパルス幅変調回路（以後ＰＷＭ回路と略称）
３０７の出力信号が印加される。上述のように、端子３
１０の電圧が過電圧検出回路で過電圧レベルと判定され
た場合ＰＷＭ回路３０７からの信号は抑えられ、論理和
３０８の出力は第２の電圧比較回路３０３の出力がハイ
レベルの期間ハイレベルに固定される。
うに、端子３１０に印加されたスイッチング電源の負荷
側の電圧を第１の基準電圧３００と比較する第１の電圧
比較回路３０２と、第１の電圧比較回路３０２の出力信
号を遅らせる抵抗３０４とコンデンサー３０５とからな
る遅延回路と、遅延回路からの出力を第２の基準電圧３
０１と比較してディジタル出力に変換する第２の電圧比
較回路３０３とから構成されていた。スイッチング電源
の負荷側の電圧が第１の基準電圧３００より越えて、過
電圧になったとき、第１の電圧比較回路３０２の出力は
ハイレベルになる。第１の電圧比較回路３０２の出力信
号を抵抗３０４と端子３０９に接続された外部のコンデ
ンサー３０５とからなる遅延回路で遅らせ、第２の電圧
比較回路３０３で波形整形してハイレベルが２入力論理
和３０８の一方の入力に加えられる。論理和３０８の他
方の入力へは負荷側の電圧と定常電圧との誤差電圧を増
幅する誤差増幅回路３０６の出力信号で変調された信号
を出力するパルス幅変調回路（以後ＰＷＭ回路と略称）
３０７の出力信号が印加される。上述のように、端子３
１０の電圧が過電圧検出回路で過電圧レベルと判定され
た場合ＰＷＭ回路３０７からの信号は抑えられ、論理和
３０８の出力は第２の電圧比較回路３０３の出力がハイ
レベルの期間ハイレベルに固定される。
【０００３】
【発明が解決しようとする課題】従来の遅延回路を使っ
た検出回路では、抵抗・コンデンサーのいずれかが集積
回路に内蔵されるため精度悪く遅延時間の変動範囲を十
分考慮した設計が必要で設計しずらいこと、また用途に
よって遅延時間を変えることがあるので値の異なる部品
を実装しなくてはならず、在庫管理が煩わしいことなど
の問題があった。
た検出回路では、抵抗・コンデンサーのいずれかが集積
回路に内蔵されるため精度悪く遅延時間の変動範囲を十
分考慮した設計が必要で設計しずらいこと、また用途に
よって遅延時間を変えることがあるので値の異なる部品
を実装しなくてはならず、在庫管理が煩わしいことなど
の問題があった。
【０００４】
【課題を解決するための手段】クロック信号発生用発振
回路と、基準電圧と、電圧比較回路と、論理積ゲートと
、桁上げの出力までのカウント数を外部端子から設定で
きるプログラマブルカウンターと、フリップフロップと
から構成され、スイッチング電源の負荷側の電圧と基準
電圧とを入力した電圧比較回路の出力と発振回路からの
クロックとの論理積をとりプログラマブルカウンターへ
クロックとして入力し、プログラマブルカウンターから
の桁上げ出力をフリップフロップで記憶し、フリップフ
ロップの出力とスイッチング電源の外部スイッチング素
子の制御信号との論理和をとりスイッチング電源のスイ
ッチング素子へ出力するようにした過電圧検出回路を得
る。
回路と、基準電圧と、電圧比較回路と、論理積ゲートと
、桁上げの出力までのカウント数を外部端子から設定で
きるプログラマブルカウンターと、フリップフロップと
から構成され、スイッチング電源の負荷側の電圧と基準
電圧とを入力した電圧比較回路の出力と発振回路からの
クロックとの論理積をとりプログラマブルカウンターへ
クロックとして入力し、プログラマブルカウンターから
の桁上げ出力をフリップフロップで記憶し、フリップフ
ロップの出力とスイッチング電源の外部スイッチング素
子の制御信号との論理和をとりスイッチング電源のスイ
ッチング素子へ出力するようにした過電圧検出回路を得
る。
【０００５】
【実施例】次に、本発明につき図面を参照して説明する
。
。
【０００６】図１は本発明の一実施例を示すブロック図
で、クロック発生回路１００と、電圧比較回路１０１と
、プログラマブルカウンター１０２と、フリップフロッ
プ１０４と、論理積ゲート１０５と、基準電圧１０８と
で過電圧検出回路を構成し、プログラマブルカウンター
１０２は外部端子１０３の設定により桁上げの出力まで
のカウント数を変えられるものである。端子１０９に印
加されるスイッチング電源の負荷側電圧が上昇して電圧
比較回路１０１の片側に印加されている基準電圧１０８
の電圧より高くなったとき、電圧比較回路１０１の出力
がハイレベルになり２入力論理積ゲート１０５の一方へ
入力されたとき、論理積１０５の他方の入力に印加され
ているクロック発生回路からのクロックが論理積ゲート
１０５の出力から出てくる。この出力はプログラマブル
カウンター１０２により設定端子１０３で決められたカ
ウント数だけ計数されると桁上げの出力がプログラマブ
ルカウンター１０２から出て、フリップフロップ１０４
をセットし、フリップフロップ１０４のＱ出力がハイレ
ベルになり２入力論理和１０６の一方の入力に印加され
る。論理和１０６の他方の入力へは負荷側の電圧と定常
電圧との誤差電圧を増幅する誤差増幅回路１１２の出力
信号で変調された信号を出力するＰＷＭ回路１０７の出
力信号が印加されているが、フリップフロップ１０４の
Ｑ出力のハイレベルが続いている間、論理和１０６の出
力はハイレベルに固定されるためＰＷＭ回路１０７の出
力は端子１１１へは伝わらない。この状態を解除するた
めには外部から確認のリセット信号を端子１１０を経て
フリップフロップ１０４に印加する。もし桁上げ出力が
出る前に電圧比較回路１０１の出力がロウレベルになっ
た場合は、プログラマブルカウンター１０２のリセット
端子にロウレベルが入力され、カウンター１０２はリセ
ットされるので、再び電圧比較回路１０１がハイレベル
になったとき、プログラマブルカウンター１０２は初期
状態から計数を始める。電圧比較回路１０１の出力変化
からプログラマブルカウンター１０２の出力変化までの
時間は、論理積ゲート１０５に入力されるクロック発生
回路１００からのクロック周波数と外部設定端子１０３
で設定されるカウント数で決まる。
で、クロック発生回路１００と、電圧比較回路１０１と
、プログラマブルカウンター１０２と、フリップフロッ
プ１０４と、論理積ゲート１０５と、基準電圧１０８と
で過電圧検出回路を構成し、プログラマブルカウンター
１０２は外部端子１０３の設定により桁上げの出力まで
のカウント数を変えられるものである。端子１０９に印
加されるスイッチング電源の負荷側電圧が上昇して電圧
比較回路１０１の片側に印加されている基準電圧１０８
の電圧より高くなったとき、電圧比較回路１０１の出力
がハイレベルになり２入力論理積ゲート１０５の一方へ
入力されたとき、論理積１０５の他方の入力に印加され
ているクロック発生回路からのクロックが論理積ゲート
１０５の出力から出てくる。この出力はプログラマブル
カウンター１０２により設定端子１０３で決められたカ
ウント数だけ計数されると桁上げの出力がプログラマブ
ルカウンター１０２から出て、フリップフロップ１０４
をセットし、フリップフロップ１０４のＱ出力がハイレ
ベルになり２入力論理和１０６の一方の入力に印加され
る。論理和１０６の他方の入力へは負荷側の電圧と定常
電圧との誤差電圧を増幅する誤差増幅回路１１２の出力
信号で変調された信号を出力するＰＷＭ回路１０７の出
力信号が印加されているが、フリップフロップ１０４の
Ｑ出力のハイレベルが続いている間、論理和１０６の出
力はハイレベルに固定されるためＰＷＭ回路１０７の出
力は端子１１１へは伝わらない。この状態を解除するた
めには外部から確認のリセット信号を端子１１０を経て
フリップフロップ１０４に印加する。もし桁上げ出力が
出る前に電圧比較回路１０１の出力がロウレベルになっ
た場合は、プログラマブルカウンター１０２のリセット
端子にロウレベルが入力され、カウンター１０２はリセ
ットされるので、再び電圧比較回路１０１がハイレベル
になったとき、プログラマブルカウンター１０２は初期
状態から計数を始める。電圧比較回路１０１の出力変化
からプログラマブルカウンター１０２の出力変化までの
時間は、論理積ゲート１０５に入力されるクロック発生
回路１００からのクロック周波数と外部設定端子１０３
で設定されるカウント数で決まる。
【０００７】図２は本発明の他の実施例を示すブロック
図で、ディジタル信号処理を使った制御回路の場合であ
る。クロック発生回路２００と、ディジタルデータ比較
回路２０１と、プログラマブルカウンター２０２と、フ
リップフロップ２０４と、論理積ゲート２０５とで過電
圧検出回路を構成し、プログラマブルカウンター２０２
は外部端子２０３の設定により桁上げの出力までのカウ
ント数を変えられるものである。端子２０９に印加され
るスイッチング電源の負荷側の電圧が上昇してＡ／Ｄ変
換されたデータがディジタルデータ比較回路２０１に印
加され基準データの値より高いとき、ディジタルデータ
比較回路２０１出力がハイレベルになり２入力論理積ゲ
ート２０５の一方へ入力されたとき、論理積２０５の他
方の入力に印加されているクロック発生回路２００から
のクロックが論理積ゲート２０５の出力から出てくる。 この出力はプログラマブルカウンター２０２により設定
端子２０３で決められたカウント数だけ計数されると桁
上げ出力がプログラマブルカウンター２０２から出て、
フリップフロップ２０４をセットし、フリップフロップ
２０４のＱ出力がハイレベルになり２入力論理和２０６
の一方の入力に印加される。論理和２０６の他方の入力
へは負荷側の電圧と定常電圧との誤差電圧を増幅する誤
差増幅回路２１２で増幅された誤差電圧をディジタルデ
ータに変換するＡ／Ｄ変換回路２０８とディジタルデー
タをパルス幅変調出力に変換するディジタル信号処理回
路２０７を通った信号が印加されているが、フリップフ
ロップ２０４のＱ出力のハイレベルが続いている間、論
理和２０６の出力はハイレベルに固定されるためＰＷＭ
回路１０７の出力は端子２１１へは伝わらない。この状
態を解除するためには外部から確認のリセット信号を端
子２１０を経てフリップフロップ２０４に印加する。も
し桁上げ出力が出る前にディジタルデータ比較回路２０
１の出力がロウレベルになった場合は、プログラマブル
カウンター２０２のリセット端子にロウレベルが入力さ
れ、カウンター２０２はリセットされるので、再び電圧
比較回路２０１がハイレベルになったとき、プログラマ
ブルカウンター２０２は初期状態から計数を始める。デ
ィジタルデータ比較回路２０１の出力変化からプログラ
マブルカウンター２０２の出力変化までの時間は、論理
積ゲート２０５に入力されるクロック発生回路２００か
らのクロック周波数と外部設定端子２０３で設定される
カウント数で決まる。
図で、ディジタル信号処理を使った制御回路の場合であ
る。クロック発生回路２００と、ディジタルデータ比較
回路２０１と、プログラマブルカウンター２０２と、フ
リップフロップ２０４と、論理積ゲート２０５とで過電
圧検出回路を構成し、プログラマブルカウンター２０２
は外部端子２０３の設定により桁上げの出力までのカウ
ント数を変えられるものである。端子２０９に印加され
るスイッチング電源の負荷側の電圧が上昇してＡ／Ｄ変
換されたデータがディジタルデータ比較回路２０１に印
加され基準データの値より高いとき、ディジタルデータ
比較回路２０１出力がハイレベルになり２入力論理積ゲ
ート２０５の一方へ入力されたとき、論理積２０５の他
方の入力に印加されているクロック発生回路２００から
のクロックが論理積ゲート２０５の出力から出てくる。 この出力はプログラマブルカウンター２０２により設定
端子２０３で決められたカウント数だけ計数されると桁
上げ出力がプログラマブルカウンター２０２から出て、
フリップフロップ２０４をセットし、フリップフロップ
２０４のＱ出力がハイレベルになり２入力論理和２０６
の一方の入力に印加される。論理和２０６の他方の入力
へは負荷側の電圧と定常電圧との誤差電圧を増幅する誤
差増幅回路２１２で増幅された誤差電圧をディジタルデ
ータに変換するＡ／Ｄ変換回路２０８とディジタルデー
タをパルス幅変調出力に変換するディジタル信号処理回
路２０７を通った信号が印加されているが、フリップフ
ロップ２０４のＱ出力のハイレベルが続いている間、論
理和２０６の出力はハイレベルに固定されるためＰＷＭ
回路１０７の出力は端子２１１へは伝わらない。この状
態を解除するためには外部から確認のリセット信号を端
子２１０を経てフリップフロップ２０４に印加する。も
し桁上げ出力が出る前にディジタルデータ比較回路２０
１の出力がロウレベルになった場合は、プログラマブル
カウンター２０２のリセット端子にロウレベルが入力さ
れ、カウンター２０２はリセットされるので、再び電圧
比較回路２０１がハイレベルになったとき、プログラマ
ブルカウンター２０２は初期状態から計数を始める。デ
ィジタルデータ比較回路２０１の出力変化からプログラ
マブルカウンター２０２の出力変化までの時間は、論理
積ゲート２０５に入力されるクロック発生回路２００か
らのクロック周波数と外部設定端子２０３で設定される
カウント数で決まる。
【０００８】
【発明の効果】以上説明したように、本発明はスイッチ
ング電源で使用される制御用集積回路に於て、クロック
信号発生用発振回路と、基準電圧と、電圧比較回路と、
論理積ゲートと、桁上げの出力までのカウント数を外部
端子から設定できるプログラマブルカウンターと、フリ
ップフロップとから構成され、負荷側の電圧と基準電圧
を入力した電圧比較回路の出力と発振回路からのクロッ
クの論理積をとりプログラマブルカウンターへクロック
として入力し、プログラマブルカウンターからの桁上げ
出力をフリップフロップで記憶し、フリップフロップの
出力と外部スイッチング素子の制御信号との論理和をと
りスイッチング素子へ出力するようにしたことにより、
雑音などによる一時的な電圧変化と本来の過電圧とを判
定するためのガード時間を正確にとることができるので
、今までのように素子のバラツキや電源電圧の違いによ
る遅延時間の変化を考えずに設計でき、更に設定時間を
端子のハイレベル／ロウレベルの組合せで設定できるの
で、この方式の集積回路を実装したパッケージはスイッ
チを実装して端子の設定をすることにより幾種類ものパ
ッケージを設ける必要が無いので、在庫管理が容易にな
るという効果がある。
ング電源で使用される制御用集積回路に於て、クロック
信号発生用発振回路と、基準電圧と、電圧比較回路と、
論理積ゲートと、桁上げの出力までのカウント数を外部
端子から設定できるプログラマブルカウンターと、フリ
ップフロップとから構成され、負荷側の電圧と基準電圧
を入力した電圧比較回路の出力と発振回路からのクロッ
クの論理積をとりプログラマブルカウンターへクロック
として入力し、プログラマブルカウンターからの桁上げ
出力をフリップフロップで記憶し、フリップフロップの
出力と外部スイッチング素子の制御信号との論理和をと
りスイッチング素子へ出力するようにしたことにより、
雑音などによる一時的な電圧変化と本来の過電圧とを判
定するためのガード時間を正確にとることができるので
、今までのように素子のバラツキや電源電圧の違いによ
る遅延時間の変化を考えずに設計でき、更に設定時間を
端子のハイレベル／ロウレベルの組合せで設定できるの
で、この方式の集積回路を実装したパッケージはスイッ
チを実装して端子の設定をすることにより幾種類ものパ
ッケージを設ける必要が無いので、在庫管理が容易にな
るという効果がある。
【図１】本発明による第一の実施例を示すブロック図
【
図２】本発明による他の実施例を示すブロック図
図２】本発明による他の実施例を示すブロック図
【図３
】従来例を示すブロック図
】従来例を示すブロック図
１００ 発振回路
１０１ 電圧比較回路
１０２ プログラマブルカウンター１０３・１０
９・１１０・１１１ 端子１０４ フリッ
プフロップ １０５ 論理積ゲート １０６ 論理和ゲート １０７ パルス幅変調回路 １０８ 基準電圧 １１２ 誤差増幅回路 ２００ 発振回路 ２０１ ディジタルデータ比較回路２０２
プログラマブルカウンター２０３・２０９・２１０・
２１１ 端子２０４ フリップフロップ ２０５ 論理積 ２０６ 論理和 ２０７ ディジタル信号処理回路２０８
アナログ／ディジタル変換回路２１２ 誤差増幅
回路 ３００・３０１ 基準電圧 ３０２・３０３ 電圧比較回路 ３０４ 抵抗 ３０５ コンデンサ ３０６ 誤差増幅回路 ３０７ パルス幅変調回路 ３０８ 論理和ゲート ３０９・３１０・３１１ 端子
９・１１０・１１１ 端子１０４ フリッ
プフロップ １０５ 論理積ゲート １０６ 論理和ゲート １０７ パルス幅変調回路 １０８ 基準電圧 １１２ 誤差増幅回路 ２００ 発振回路 ２０１ ディジタルデータ比較回路２０２
プログラマブルカウンター２０３・２０９・２１０・
２１１ 端子２０４ フリップフロップ ２０５ 論理積 ２０６ 論理和 ２０７ ディジタル信号処理回路２０８
アナログ／ディジタル変換回路２１２ 誤差増幅
回路 ３００・３０１ 基準電圧 ３０２・３０３ 電圧比較回路 ３０４ 抵抗 ３０５ コンデンサ ３０６ 誤差増幅回路 ３０７ パルス幅変調回路 ３０８ 論理和ゲート ３０９・３１０・３１１ 端子
Claims (1)
- 【請求項１】 クロック信号発生用発振回路と、基準
電圧と、電圧比較回路と、論理積ゲートと、桁上げの出
力までのカウント数を外部端子から設定できるプログラ
マブルカウンターと、フリップフロップとを含み、スイ
ッチング電源の負荷側の電圧と基準電圧を入力した前記
電圧比較回路の出力と前記発振回路からのクロックとの
論理積をとり、前記プログラマブルカウンターへクロッ
クとして入力し、前記プログラマブルカウンターからの
桁上げ出力を前記フリップフロップで記憶し、該フリッ
プフロップの出力とスイッチング電源のスイッチング素
子の制御信号との論理和をとり、このスイッチング電源
のスイッチング素子へ出力するようにしたことを特徴と
した過電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4716391A JPH04285422A (ja) | 1991-03-13 | 1991-03-13 | 過電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4716391A JPH04285422A (ja) | 1991-03-13 | 1991-03-13 | 過電圧検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04285422A true JPH04285422A (ja) | 1992-10-09 |
Family
ID=12767407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4716391A Pending JPH04285422A (ja) | 1991-03-13 | 1991-03-13 | 過電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04285422A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006126126A (ja) * | 2004-11-01 | 2006-05-18 | Jeol Ltd | Ｎｍｒ装置用勾配磁場電源 |
| CN107924161A (zh) * | 2015-09-11 | 2018-04-17 | 德克萨斯仪器股份有限公司 | 具有调整频率和/或采样孔径窗口的采样控制环的超低功率比较器 |
-
1991
- 1991-03-13 JP JP4716391A patent/JPH04285422A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006126126A (ja) * | 2004-11-01 | 2006-05-18 | Jeol Ltd | Ｎｍｒ装置用勾配磁場電源 |
| CN107924161A (zh) * | 2015-09-11 | 2018-04-17 | 德克萨斯仪器股份有限公司 | 具有调整频率和/或采样孔径窗口的采样控制环的超低功率比较器 |
| CN107924161B (zh) * | 2015-09-11 | 2021-03-05 | 德克萨斯仪器股份有限公司 | 具有调整频率和/或采样孔径窗口的采样控制环的超低功率比较器 |
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