JP2690113B2 - 周波数てい倍回路 - Google Patents
周波数てい倍回路Info
- Publication number
- JP2690113B2 JP2690113B2 JP63237758A JP23775888A JP2690113B2 JP 2690113 B2 JP2690113 B2 JP 2690113B2 JP 63237758 A JP63237758 A JP 63237758A JP 23775888 A JP23775888 A JP 23775888A JP 2690113 B2 JP2690113 B2 JP 2690113B2
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- JP
- Japan
- Prior art keywords
- circuit
- output
- input terminal
- signal
- input
- Prior art date
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は抵抗とコンデンサによる遅延回路を用いた周
波数てい倍回路に関する。
波数てい倍回路に関する。
従来、第４図に示すようにインバータと抵抗とコンデ
ンサを以って構成した遅延回路と、その遅延回路の出力
と入力信号とを排他的論理和で波形合成すると、入力信
号に対して２倍の周波数の出力を得ることができる。
ンサを以って構成した遅延回路と、その遅延回路の出力
と入力信号とを排他的論理和で波形合成すると、入力信
号に対して２倍の周波数の出力を得ることができる。
前述した従来の周波数てい倍回路の場合、使用する抵
抗値，コンデンサの容量値のバラツキなどにより、てい
倍回路の出力波形のパルス幅が一定とならない。
抗値，コンデンサの容量値のバラツキなどにより、てい
倍回路の出力波形のパルス幅が一定とならない。
特に集積回路上に実現しようとした場合、個々の部品
の選択ができなく、周波数てい倍回路の出力パルス幅が
バラツキ、誤動作を招くこともあった。
の選択ができなく、周波数てい倍回路の出力パルス幅が
バラツキ、誤動作を招くこともあった。
本発明ではかかる問題を解決する為、てい倍された出
力信号で動作する回路の動作停止状態を検出し、周波数
てい倍回路の出力パルス幅を決定する遅延回路の遅延量
を制御することにより周波数てい倍回路出力パルス幅を
補償し全体の回路の動作補償をする周波数てい倍回路を
提供することである。すなわち、本発明による周波数て
い倍回路は、入力信号を受ける入力端子と、第１、第２
の入力端及び出力端を有する第１の排他的論理和回路
と、前記入力端子と前記第１の入力端を接続する第１の
接続手段と、前記入力端子と前記第２の入力端を接続す
る第２の接続手段と、それぞれ一端が電源端子に接続さ
れた複数の容量素子と、対応する前記容量素子の他端と
前記第２の接続手段との間にそれぞれ接続された複数の
トランスファーゲートと、前記第１の入力端及び前記出
力端からの信号を受け、これに基づき前記各トランスフ
ァーゲートの導通状態を制御する動作停止検出回路とを
有する周波数てい倍回路であって、前記動作停止検出回
路は、前記出力端からの信号を受けるバイナリフリップ
フロップと、前記バイナリフリップフロップの出力信号
及びその遅延信号を受ける第２の排他的論理和回路と、
前記第２の排他的論理和回路の出力が第１の論理レベル
であるときは検出端を充填し、前記第１の論理レベルと
異なる第２の論理レベルであるときは前記検出端を放電
する充放電手段と、前記検出端の電位を検出し、前記電
位が所定の電位に達しているときには前記第１の入力端
からの信号に応答してカウント動作を行い、前記電位が
所定の電位に達していないときには前記第１の入力端か
らの信号にかかわらずカウント動作を停止する制御手段
であって、前記カウント動作によるカウント値に基づ
き、導通させる前記トランスファーゲートの数を制御す
る制御手段とを含むことを特徴とする。
力信号で動作する回路の動作停止状態を検出し、周波数
てい倍回路の出力パルス幅を決定する遅延回路の遅延量
を制御することにより周波数てい倍回路出力パルス幅を
補償し全体の回路の動作補償をする周波数てい倍回路を
提供することである。すなわち、本発明による周波数て
い倍回路は、入力信号を受ける入力端子と、第１、第２
の入力端及び出力端を有する第１の排他的論理和回路
と、前記入力端子と前記第１の入力端を接続する第１の
接続手段と、前記入力端子と前記第２の入力端を接続す
る第２の接続手段と、それぞれ一端が電源端子に接続さ
れた複数の容量素子と、対応する前記容量素子の他端と
前記第２の接続手段との間にそれぞれ接続された複数の
トランスファーゲートと、前記第１の入力端及び前記出
力端からの信号を受け、これに基づき前記各トランスフ
ァーゲートの導通状態を制御する動作停止検出回路とを
有する周波数てい倍回路であって、前記動作停止検出回
路は、前記出力端からの信号を受けるバイナリフリップ
フロップと、前記バイナリフリップフロップの出力信号
及びその遅延信号を受ける第２の排他的論理和回路と、
前記第２の排他的論理和回路の出力が第１の論理レベル
であるときは検出端を充填し、前記第１の論理レベルと
異なる第２の論理レベルであるときは前記検出端を放電
する充放電手段と、前記検出端の電位を検出し、前記電
位が所定の電位に達しているときには前記第１の入力端
からの信号に応答してカウント動作を行い、前記電位が
所定の電位に達していないときには前記第１の入力端か
らの信号にかかわらずカウント動作を停止する制御手段
であって、前記カウント動作によるカウント値に基づ
き、導通させる前記トランスファーゲートの数を制御す
る制御手段とを含むことを特徴とする。
以下、本発明を図面を参照してより詳細に説明する。
第１図は本発明の一実施例である。周波数てい倍回路
の出力のパルス幅は周波数てい倍回路内の抵抗とコンデ
ンサで構成される遅延回路による時定数で決定される。
の出力のパルス幅は周波数てい倍回路内の抵抗とコンデ
ンサで構成される遅延回路による時定数で決定される。
本発明の周波数てい倍回路は、時定数を決定するコン
デンサ（C1〜Cn）を複数個設け各々のコンデンサの一端
にＮチャンネル絶縁ゲート型FETで構成されるトランス
ファーゲートTG1〜TGnを接続し、該トランスファーゲー
トを導通状態とし、前記トランスファーゲートに接続さ
れるコンデンサを選択する事により時定数を変更し、周
波数てい倍回路の出力のパルス幅を変化させる事ができ
る。前記トランスファーゲートの制御信号は動作停止検
出回路の出力信号A1〜Anを接続する。
デンサ（C1〜Cn）を複数個設け各々のコンデンサの一端
にＮチャンネル絶縁ゲート型FETで構成されるトランス
ファーゲートTG1〜TGnを接続し、該トランスファーゲー
トを導通状態とし、前記トランスファーゲートに接続さ
れるコンデンサを選択する事により時定数を変更し、周
波数てい倍回路の出力のパルス幅を変化させる事ができ
る。前記トランスファーゲートの制御信号は動作停止検
出回路の出力信号A1〜Anを接続する。
次に、動作停止検出回路の一実施例を図３に示す。周
波数てい倍回路の排他的論理割ゲート（以下EXORと称
す）のEX1の出力をバイナリーフリップフロップBF1のク
ロック入力に接続し、BF1のＱ出力はインバータと抵抗
と容量を以って構成される遅延回路と、EXOR（EX2）の
入力に接続され、EXOR（EX2）の出力はＮチャンネル絶
縁ゲート型FETT3のゲートに接続する。Ｎチャンネル絶
縁ゲート型FETT3のソース及びサブストレートはGNDへ接
続し、又、ドレインは抵抗R12とコンデンサ12の一端及
び論理積ゲート（ND1）の入力に接続する。
波数てい倍回路の排他的論理割ゲート（以下EXORと称
す）のEX1の出力をバイナリーフリップフロップBF1のク
ロック入力に接続し、BF1のＱ出力はインバータと抵抗
と容量を以って構成される遅延回路と、EXOR（EX2）の
入力に接続され、EXOR（EX2）の出力はＮチャンネル絶
縁ゲート型FETT3のゲートに接続する。Ｎチャンネル絶
縁ゲート型FETT3のソース及びサブストレートはGNDへ接
続し、又、ドレインは抵抗R12とコンデンサ12の一端及
び論理積ゲート（ND1）の入力に接続する。
抵抗R12とコンデンサC12のもう一端は、Ｖ＋電源へ接
続する。入力信号IN2は論理積ゲート（ND1）の入力に接
続し、論理積ゲート（ND1）の出力はデータフリップフ
ロップDF1,DF2,…DFnのクロック入力に接続する。DF1の
データ入力はＶ＋電源に接続され、DF1のＱ出力は、DF2
のデータへ接続し、順次Ｑ出力は次段のデータフリップ
フロップのデータ入力に接続する。DF1のＱ出力は、A
1、DF2のＱ出力にA2、DFnの出力は、Anとして、動作停
止検出回路出力信号となる。
続する。入力信号IN2は論理積ゲート（ND1）の入力に接
続し、論理積ゲート（ND1）の出力はデータフリップフ
ロップDF1,DF2,…DFnのクロック入力に接続する。DF1の
データ入力はＶ＋電源に接続され、DF1のＱ出力は、DF2
のデータへ接続し、順次Ｑ出力は次段のデータフリップ
フロップのデータ入力に接続する。DF1のＱ出力は、A
1、DF2のＱ出力にA2、DFnの出力は、Anとして、動作停
止検出回路出力信号となる。
上記回路構成において周波数てい倍回路の出力信号の
パルス幅のバラツキによりBF1が動作しない場合、EXOR
（EX2）の出力はGNDレベルとなり、Ｎチャンネル絶縁ゲ
ート型FETはカットオフしＡ点の電位はＶ＋電源レベル
となる。入力信号IN2は論理積ゲート（ND1）を介し、デ
ータフリップフロップDF1,DF2…DFnのクロックに入力さ
れ、Ｑ出力はDF1から順次Ｖ＋電源レベルとなり前記周
波数てい倍回路内の遅延回路の遅延量を変更し、出力の
パルス幅を変化させる。周波数てい倍回路出力のパルス
幅が変化しBF1が動作した場合、第４図と同様の動作に
よりEXOR（EX2）はパルス信号が出力される。EXOR（EX
2）の出力信号がＶ＋電源レベルの場合Ｎチャンネル絶
縁ゲート型FETT3は導通状態となりＡ点の電位はGNDレベ
ルとなる。次にEXOR（EX2）の出力信号がGNDレベルにな
った場合Ｎチャンネル絶縁ゲート型FETT3はカットオフ
しＡ点電位はC12とR12の時定数により変化するがGNDレ
ベルより論理積ゲート（ND1）のしきい値電位を越える
事はなく、入力信号IN2は論理積ゲート（ND1）より出力
されずDF1,DF2…DFnの出力（A1〜An）は、周波数てい倍
回路の出力が最適のパルス幅を補償する状態で固定され
る。
パルス幅のバラツキによりBF1が動作しない場合、EXOR
（EX2）の出力はGNDレベルとなり、Ｎチャンネル絶縁ゲ
ート型FETはカットオフしＡ点の電位はＶ＋電源レベル
となる。入力信号IN2は論理積ゲート（ND1）を介し、デ
ータフリップフロップDF1,DF2…DFnのクロックに入力さ
れ、Ｑ出力はDF1から順次Ｖ＋電源レベルとなり前記周
波数てい倍回路内の遅延回路の遅延量を変更し、出力の
パルス幅を変化させる。周波数てい倍回路出力のパルス
幅が変化しBF1が動作した場合、第４図と同様の動作に
よりEXOR（EX2）はパルス信号が出力される。EXOR（EX
2）の出力信号がＶ＋電源レベルの場合Ｎチャンネル絶
縁ゲート型FETT3は導通状態となりＡ点の電位はGNDレベ
ルとなる。次にEXOR（EX2）の出力信号がGNDレベルにな
った場合Ｎチャンネル絶縁ゲート型FETT3はカットオフ
しＡ点電位はC12とR12の時定数により変化するがGNDレ
ベルより論理積ゲート（ND1）のしきい値電位を越える
事はなく、入力信号IN2は論理積ゲート（ND1）より出力
されずDF1,DF2…DFnの出力（A1〜An）は、周波数てい倍
回路の出力が最適のパルス幅を補償する状態で固定され
る。
〔発明の効果〕 本発明によれば周波数てい倍回路の出力信号で動作す
る回路の動作停止状態を検出し、周波数てい倍回路の出
力パルス幅を変化させることにより、パルス幅を補償し
全体回路の誤動作を防止する効果がある。
る回路の動作停止状態を検出し、周波数てい倍回路の出
力パルス幅を変化させることにより、パルス幅を補償し
全体回路の誤動作を防止する効果がある。
第１図は本発明の実施例を示す図である。第２図はトラ
ンスファーゲートの詳細図である。第３図は動作停止検
出回路の詳細図。第４図は周波数てい倍回路の動作説明
図である。 C1〜Cn,C11,C12……コンデンサ、I1,I2,I3,I4,I21……
インバータ、R1,R11……抵抗、TG1〜TGn……トランスフ
ァーゲート、EX1,EX2……排他的論理和回路、T1……Ｐ
チャンネル絶縁ゲート型FET、T2,T3……Ｎチャンネル絶
縁ゲート型FET、BF1……バイナリーフリップフロップ、
DF1〜DFn……データフリップフロップ、ND1……論理積
ゲート、A1〜An……DF11〜DF1Nの各Ｑ出力、１……入力
信号端子、２……周波数てい倍回路出力端子、３……動
作停止検出回路。
ンスファーゲートの詳細図である。第３図は動作停止検
出回路の詳細図。第４図は周波数てい倍回路の動作説明
図である。 C1〜Cn,C11,C12……コンデンサ、I1,I2,I3,I4,I21……
インバータ、R1,R11……抵抗、TG1〜TGn……トランスフ
ァーゲート、EX1,EX2……排他的論理和回路、T1……Ｐ
チャンネル絶縁ゲート型FET、T2,T3……Ｎチャンネル絶
縁ゲート型FET、BF1……バイナリーフリップフロップ、
DF1〜DFn……データフリップフロップ、ND1……論理積
ゲート、A1〜An……DF11〜DF1Nの各Ｑ出力、１……入力
信号端子、２……周波数てい倍回路出力端子、３……動
作停止検出回路。
Claims (1)
- 【請求項１】入力信号を受ける入力端子と、第１、第２
の入力端及び出力端を有する第１の排他的論理和回路
と、前記入力端子と前記第１の入力端を接続する第１の
接続手段と、前記入力端子と前記第２の入力端を接続す
る第２の接続手段と、それぞれ一端が電源端子に接続さ
れた複数の容量素子と、対応する前記容量素子の他端と
前記第２の接続手段との間にそれぞれ接続された複数の
トランスファーゲートと、前記第１の入力端及び前記出
力端からの信号を受け、これに基づき前記各トランスフ
ァーゲートの導通状態を制御する動作停止検出回路とを
有する周波数てい倍回路であって、前記動作停止検出回
路は、前記出力端からの信号を受けるバイナリフリップ
フロップと、前記バイナリフリップフロップの出力信号
及びその遅延信号を受ける第２の排他的論理和回路と、
前記第２の排他的論理和回路の出力が第１の論理レベル
であるときは検出端を充填し、前記第１の論理レベルと
異なる第２の論理レベルであるときは前記検出端を放電
する充放電手段と、前記検出端の電位を検出し、前記電
位が所定の電位に達しているときには前記第１の入力端
からの信号に応答してカウント動作を行い、前記電位が
所定の電位に達していないときには前記第１の入力端か
らの信号にかかわらずカウント動作を停止する制御手段
であって、前記カウント動作によるカウント値に基づ
き、導通させる前記トランスファーゲートの数を制御す
る制御手段とを含むことを特徴とする周波数てい倍回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237758A JP2690113B2 (ja) | 1988-09-21 | 1988-09-21 | 周波数てい倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237758A JP2690113B2 (ja) | 1988-09-21 | 1988-09-21 | 周波数てい倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0286208A JPH0286208A (ja) | 1990-03-27 |
| JP2690113B2 true JP2690113B2 (ja) | 1997-12-10 |
Family
ID=17020017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237758A Expired - Lifetime JP2690113B2 (ja) | 1988-09-21 | 1988-09-21 | 周波数てい倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690113B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289713A (ja) * | 1985-06-18 | 1986-12-19 | Nec Corp | 遅延回路 |
| JPS6378610A (ja) * | 1986-09-22 | 1988-04-08 | Nec Corp | ２逓倍クロツク発生回路 |
-
1988
- 1988-09-21 JP JP63237758A patent/JP2690113B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0286208A (ja) | 1990-03-27 |
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