JPH0736708B2 - インバ−タ制御回路 - Google Patents
インバ−タ制御回路Info
- Publication number
- JPH0736708B2 JPH0736708B2 JP58196304A JP19630483A JPH0736708B2 JP H0736708 B2 JPH0736708 B2 JP H0736708B2 JP 58196304 A JP58196304 A JP 58196304A JP 19630483 A JP19630483 A JP 19630483A JP H0736708 B2 JPH0736708 B2 JP H0736708B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- counter
- time
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/38—Means for preventing simultaneous conduction of switches
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は直流電源に直列接続された２個のスイツチング
素子を相補的にオン，オフ制御するインバータに係り、
特に、スイツチング素子の制御信号経路にそれぞれオン
制御信号の立ち上がり時間を所定幅だけ遅らせるための
遅延回路を設けたインバータ制御回路に関する。
素子を相補的にオン，オフ制御するインバータに係り、
特に、スイツチング素子の制御信号経路にそれぞれオン
制御信号の立ち上がり時間を所定幅だけ遅らせるための
遅延回路を設けたインバータ制御回路に関する。
スイツチング素子を直列接続した複数のスイツチング回
路を直流電源に並列接続すると共に、これらのスイツチ
ング回路毎に直流電源より見た正電圧側のスイツチング
素子と負電圧側のスイツチング素子とを相補的にオン，
オフ制御するインバータにあつては、これら両スイツチ
ング素子が同時にオンすることによる電源の短絡や、ス
イツチング素子自体の破壊を防止するために、制御信号
経路にオン制御信号の立ち上がり時間を所定幅だけ遅ら
せる遅延回路を設けている。
路を直流電源に並列接続すると共に、これらのスイツチ
ング回路毎に直流電源より見た正電圧側のスイツチング
素子と負電圧側のスイツチング素子とを相補的にオン，
オフ制御するインバータにあつては、これら両スイツチ
ング素子が同時にオンすることによる電源の短絡や、ス
イツチング素子自体の破壊を防止するために、制御信号
経路にオン制御信号の立ち上がり時間を所定幅だけ遅ら
せる遅延回路を設けている。
第１図はスイツチング素子としてトランジスタを用いた
場合のインバータに適用するこの種のインバータ制御回
路の主要部の構成を示し、トランジスタ直列回路に対応
して制御回路10、遅延回路20およびベースドライブ回路
30が設けられている。
場合のインバータに適用するこの種のインバータ制御回
路の主要部の構成を示し、トランジスタ直列回路に対応
して制御回路10、遅延回路20およびベースドライブ回路
30が設けられている。
このうち、制御回路10はNOT回路11を有し、出力端ａお
よびｂにはそれぞれ第２図（ａ）および（ｂ）に示すよ
うに、トランジスタをオン制御する時間Ｈレベルにな
り、相補的にレベルが変化する制御信号が出力される。
よびｂにはそれぞれ第２図（ａ）および（ｂ）に示すよ
うに、トランジスタをオン制御する時間Ｈレベルにな
り、相補的にレベルが変化する制御信号が出力される。
遅延回路20はダイオード21、抵抗22およびコンデンサ23
でなる充放電回路と、アナログコンパレータまたはロジ
ツクインバータを使用したNOT回路24とで構成されてお
り、充放電回路によつて矩形波信号の立ち上がりを過渡
的に立ち上がらせることにより、その出力端ｃおよびｄ
にはそれぞれ第２図（ｃ）および（ｄ）の実線で示した
信号が発生する。
でなる充放電回路と、アナログコンパレータまたはロジ
ツクインバータを使用したNOT回路24とで構成されてお
り、充放電回路によつて矩形波信号の立ち上がりを過渡
的に立ち上がらせることにより、その出力端ｃおよびｄ
にはそれぞれ第２図（ｃ）および（ｄ）の実線で示した
信号が発生する。
これらの信号はNOT回路24によつて反転されるが、この
とき入力信号レベルが予め定めたレベルＹ０に到達した
時点で始めて出力信号がＬレベルに反転する。この結
果、NOT回路24の出力端ｅおよびｆにはそれぞれ第２図
（ｅ）および（ｆ）の実線で示した信号が出力される。
とき入力信号レベルが予め定めたレベルＹ０に到達した
時点で始めて出力信号がＬレベルに反転する。この結
果、NOT回路24の出力端ｅおよびｆにはそれぞれ第２図
（ｅ）および（ｆ）の実線で示した信号が出力される。
一方、ベースドライブ回路30はホトカプラ等の絶縁素子
31を有し、上記NOT回路24の出力がＬレベルのときトラ
ンジスタにベース電流を流してオン制御する。
31を有し、上記NOT回路24の出力がＬレベルのときトラ
ンジスタにベース電流を流してオン制御する。
ここで、制御回路10より出力される信号のうち、Ｈレベ
ルになる区間を特にオン制御信号とすれば、このオン制
御信号の立ち上がりが、例えば、第２図（ｃ）および
（ｅ）から明らかなように、△ｔ時間だけ遅れる。
ルになる区間を特にオン制御信号とすれば、このオン制
御信号の立ち上がりが、例えば、第２図（ｃ）および
（ｅ）から明らかなように、△ｔ時間だけ遅れる。
かくして、直流電源に対して直列接続されたスイツチン
グ素子が同時にオンするという事態を防いでいる。
グ素子が同時にオンするという事態を防いでいる。
ところで、上述した遅延回路20における抵抗22およびコ
ンデンサ23には素子自体のバラつきの他、周囲温度の変
動によつても値が変化し、例えば、第２図（ｃ）に示す
如く、充放電回路の出力端ｃのレベルが実線Ｘ０に沿つ
て上昇するように素子を選定した場合でも、破線Ｘ１に
沿つて急速に上昇したり、あるいは、破線Ｘ２に沿つて
緩やかに上昇したりする。
ンデンサ23には素子自体のバラつきの他、周囲温度の変
動によつても値が変化し、例えば、第２図（ｃ）に示す
如く、充放電回路の出力端ｃのレベルが実線Ｘ０に沿つ
て上昇するように素子を選定した場合でも、破線Ｘ１に
沿つて急速に上昇したり、あるいは、破線Ｘ２に沿つて
緩やかに上昇したりする。
また、NOT回路24は抵抗分圧回路等を具え、上述したと
同様な理由によつて、実線Ｙ０で示すレベルを設定した
場合でも破線Ｙ１またはＹ２に示すレベルに変動するこ
とがある。
同様な理由によつて、実線Ｙ０で示すレベルを設定した
場合でも破線Ｙ１またはＹ２に示すレベルに変動するこ
とがある。
しかして、第２図（ｅ）に示すように、オン制御信号の
立ち上がりを△Ｔ時間だけ遅延させて時刻Ｔ０にてトラ
ンジスタをオンさせるようにしても、実際には時刻Ｔ１
または時刻Ｔ２でオンすることがある。
立ち上がりを△Ｔ時間だけ遅延させて時刻Ｔ０にてトラ
ンジスタをオンさせるようにしても、実際には時刻Ｔ１
または時刻Ｔ２でオンすることがある。
このことを予期して遅延時間△Ｔを大きくとるが、この
遅延時間△ｔを大きくする程オフ時間が長くなり、これ
によつてインバータの出力電圧が低下することの他出力
電圧がバラつくという欠点があつた。
遅延時間△ｔを大きくする程オフ時間が長くなり、これ
によつてインバータの出力電圧が低下することの他出力
電圧がバラつくという欠点があつた。
一方、最近では制御回路10、遅延回路20およびベースド
ライブ回路30を一体化してLSI化を図ることの要請が強
いが、アナログ回路が混入する第１図の構成ではこの要
請に応え難かつた。
ライブ回路30を一体化してLSI化を図ることの要請が強
いが、アナログ回路が混入する第１図の構成ではこの要
請に応え難かつた。
本発明は上記事情を考慮してなされたもので、スイツチ
ング素子のオン制御信号の立ち上がり時間を遅延させた
ことに伴うインバータの出力電圧の低下およびバラつき
を除去し得、且つ、遅延回路を含めた制御回路部分のLS
I化が極めて容易なインバータ制御回路の提供を目的と
する。
ング素子のオン制御信号の立ち上がり時間を遅延させた
ことに伴うインバータの出力電圧の低下およびバラつき
を除去し得、且つ、遅延回路を含めた制御回路部分のLS
I化が極めて容易なインバータ制御回路の提供を目的と
する。
この目的を達成するために本発明は、直流電源に直列接
続される正極側のスイッチング素子と負極側のスイッチ
ング素子とを相補的にオン、オフ制御する制御信号経路
に、それぞれオン制御信号の立ち上がり時間を遅らせる
遅延回路を有するインバータ制御回路において、前記遅
延回路は、クロックパルスを計数して信号を発生すると
共に、信号を発生するまでの計数値を外部より設定する
ことが可能なカウンタと、前記オン制御信号が加えられ
る間、前記カウンタのパルス計数動作を可能にし、前記
カウンタが信号を発生するまで前記オン制御信号の通過
を阻止する論理回路とを備えたことを特徴とするもので
ある。
続される正極側のスイッチング素子と負極側のスイッチ
ング素子とを相補的にオン、オフ制御する制御信号経路
に、それぞれオン制御信号の立ち上がり時間を遅らせる
遅延回路を有するインバータ制御回路において、前記遅
延回路は、クロックパルスを計数して信号を発生すると
共に、信号を発生するまでの計数値を外部より設定する
ことが可能なカウンタと、前記オン制御信号が加えられ
る間、前記カウンタのパルス計数動作を可能にし、前記
カウンタが信号を発生するまで前記オン制御信号の通過
を阻止する論理回路とを備えたことを特徴とするもので
ある。
以下、図面を参照して本発明の一実施例について説明す
る。
る。
第３図は本発明に係るインバータ制御回路の主要部の構
成例で、第１図と同一の符号を付したものはそれぞれ同
一の要素を示している。そして、第１図では充放電回路
とNOT回路とでなる遅延回路20を用いたが、ここでは、
プリセツタブルカウンタ（以下単にカウンタと言う）4
1、OR回路42、NOT回路43およびNAND回路44でなる遅延回
路40を用いている。
成例で、第１図と同一の符号を付したものはそれぞれ同
一の要素を示している。そして、第１図では充放電回路
とNOT回路とでなる遅延回路20を用いたが、ここでは、
プリセツタブルカウンタ（以下単にカウンタと言う）4
1、OR回路42、NOT回路43およびNAND回路44でなる遅延回
路40を用いている。
ここでカウンタ41はデータ入力端子Ａ〜Ｄ、クロツク信
号入力端子CK、桁上げ信号出力端子Ｃおよび置数信号
入力端子LDを有し、OR回路42の一方の入力端はカウンタ
41の桁上げ信号出力端子Ｃに、他方の入力端は図示し
ないクロック信号発生回路にそれぞれ接続されている。
また、NOT回路43の入力端は制御回路10のNOT回路11の入
力端に、NOT回路43の出力端は置数信号入力端子LDにそ
れぞれ接続されている。さらに、NAND回路44の一方の入
力端はカウンタ41の桁上げ信号出力端子Ｃに、他方の
入力端はNOT回路43の入力端にそれぞれ接続され、このN
AND回路44の出力端はベースドライブ回路30の絶縁素子3
1に接続されている。
号入力端子CK、桁上げ信号出力端子Ｃおよび置数信号
入力端子LDを有し、OR回路42の一方の入力端はカウンタ
41の桁上げ信号出力端子Ｃに、他方の入力端は図示し
ないクロック信号発生回路にそれぞれ接続されている。
また、NOT回路43の入力端は制御回路10のNOT回路11の入
力端に、NOT回路43の出力端は置数信号入力端子LDにそ
れぞれ接続されている。さらに、NAND回路44の一方の入
力端はカウンタ41の桁上げ信号出力端子Ｃに、他方の
入力端はNOT回路43の入力端にそれぞれ接続され、このN
AND回路44の出力端はベースドライブ回路30の絶縁素子3
1に接続されている。
これらはスイツチング素子としてのトランジスタ１個分
の遅延回路で、このトランジスタと直列接続されるトラ
ンジスタに対応してもう一つの遅延回路をも示している
が、NOT回路43の入力端が制御回路10のNOT回路11の出力
端に接続される以外は全く同一構成であるため、その構
成説明を省略する。
の遅延回路で、このトランジスタと直列接続されるトラ
ンジスタに対応してもう一つの遅延回路をも示している
が、NOT回路43の入力端が制御回路10のNOT回路11の出力
端に接続される以外は全く同一構成であるため、その構
成説明を省略する。
上記の如く構成されたインバータ制御回路の作用を第４
図のタイムチヤートをも参照して以下に説明する。
図のタイムチヤートをも参照して以下に説明する。
先ず、カウンタ41は、置数信号入力端子LDがＨレベルの
ときにデータ入力端子Ａ〜Ｄに加えられたデータが内部
にセツトされる。また、置数信号入力端子LDがＬレベル
のとき、クロツク信号入力端子CKに加えられるクロツク
パルスがＬレベルからＨレベルに変化する、いわゆる、
パルスの立ち上がりを検出してこれを計数し、その計数
値が最大となつたとき桁上げ信号出力端子ＣよりＨレ
ベルの信号を出力するものである。
ときにデータ入力端子Ａ〜Ｄに加えられたデータが内部
にセツトされる。また、置数信号入力端子LDがＬレベル
のとき、クロツク信号入力端子CKに加えられるクロツク
パルスがＬレベルからＨレベルに変化する、いわゆる、
パルスの立ち上がりを検出してこれを計数し、その計数
値が最大となつたとき桁上げ信号出力端子ＣよりＨレ
ベルの信号を出力するものである。
なお、第３図の接続線上に付した符号a,b,d,e,f,h,i
は、それぞれ第４図の図番を示す符号（ａ），（ｂ），
（ｄ），（ｅ），（ｆ），（ｈ），（ｉ）にそれぞれ対
応し、一方のカウンタ41の計数状態を第４図（ｃ）に、
他方のカウンタ41の計数状態を第４図（ｇ）にそれぞれ
示す。
は、それぞれ第４図の図番を示す符号（ａ），（ｂ），
（ｄ），（ｅ），（ｆ），（ｈ），（ｉ）にそれぞれ対
応し、一方のカウンタ41の計数状態を第４図（ｃ）に、
他方のカウンタ41の計数状態を第４図（ｇ）にそれぞれ
示す。
ここで、第４図（ａ）に示すクロツク信号CKIがOR回路4
2に入力される一方、第４図（ｂ）に示す制御信号がNOT
回路43に入力されると、この制御信号がＬレベルである
期間、カウンタ41の置数信号入力端子はＨレベルに保持
され、この間にデータ入力端子Ａ〜Ｄに加えたデータ、
例えば「８」がこのカウンタ41にセツトされる。
2に入力される一方、第４図（ｂ）に示す制御信号がNOT
回路43に入力されると、この制御信号がＬレベルである
期間、カウンタ41の置数信号入力端子はＨレベルに保持
され、この間にデータ入力端子Ａ〜Ｄに加えたデータ、
例えば「８」がこのカウンタ41にセツトされる。
次に時刻ｔ１にて制御信号がＨレベルに変化すると、つ
まり、オン制御信号が加えられると、カウンタ41はクロ
ツク信号CKIのパルスを１個づつ計数し、第４図（ｃ）
に示すように、時刻ｔ２にてその内容が最大値、例えば
「15」になると、カウンタ41の桁上げ信号出力端子Ｃ
のレベルがＬレベルからＨレベルに変化する。この状態
ではOR回路42の一方の入力端がＨレベルに保持されるた
めクロツク信号CKIが他方の入力端に加えられたとして
も、このクロツクパルスは計数されず、従つて、置数信
号入力端子LDがＨレベルになる時刻ｔ３まで桁上げ信号
出力端子Ｃは第４図（ｄ）に示す如くＨレベルに保持
される。
まり、オン制御信号が加えられると、カウンタ41はクロ
ツク信号CKIのパルスを１個づつ計数し、第４図（ｃ）
に示すように、時刻ｔ２にてその内容が最大値、例えば
「15」になると、カウンタ41の桁上げ信号出力端子Ｃ
のレベルがＬレベルからＨレベルに変化する。この状態
ではOR回路42の一方の入力端がＨレベルに保持されるた
めクロツク信号CKIが他方の入力端に加えられたとして
も、このクロツクパルスは計数されず、従つて、置数信
号入力端子LDがＨレベルになる時刻ｔ３まで桁上げ信号
出力端子Ｃは第４図（ｄ）に示す如くＨレベルに保持
される。
一方、NAND回路44は桁上げ信号がＨレベルで、且つ、制
御信号がＨレベルであるときのみ、出力端ｅがＬレベル
になることから第４図（ｅ）に示すように時刻ｔ２から
時刻ｔ３までＬレベルとなる信号を絶縁素子31に加え
る。
御信号がＨレベルであるときのみ、出力端ｅがＬレベル
になることから第４図（ｅ）に示すように時刻ｔ２から
時刻ｔ３までＬレベルとなる信号を絶縁素子31に加え
る。
よつて、オン制御信号の立ち上がりが△ｔ時間だけ遅延
せられる。
せられる。
同様にして制御回路10のNOT回路11を介して出力される
制御信号は、第４図（ｆ），（ｇ），（ｈ），（ｉ）か
ら明らかなようにオン制御信号の立ち上がりが△ｔ時間
だけ遅延せられる。
制御信号は、第４図（ｆ），（ｇ），（ｈ），（ｉ）か
ら明らかなようにオン制御信号の立ち上がりが△ｔ時間
だけ遅延せられる。
この場合、カウンタ41の最大計数値をＫMAX、置数デー
タをＫＤ、クロツクパルスの周期をＴとすれば、遅延時
間△ｔは次式によつて定まる。
タをＫＤ、クロツクパルスの周期をＴとすれば、遅延時
間△ｔは次式によつて定まる。
△ｔ＝（ＫMAX−ＫＤ）×Ｔ ………（１） 本実施例では、置数データを入力するためのスイッチ
（図示省略）を遅延回路40の外部に設け、このスイッチ
を操作することによってカウンタ41の置数データを任意
に設定、変更し得る構成になっている。従つて、遅延時
間△ｔを任意に決定し得、用いられるスイッチング素子
のオンおよびオフ時間特性に合せて外部から遅延時間を
設定することができ、汎用性のあるインバータ制御回路
を得ることができる。
（図示省略）を遅延回路40の外部に設け、このスイッチ
を操作することによってカウンタ41の置数データを任意
に設定、変更し得る構成になっている。従つて、遅延時
間△ｔを任意に決定し得、用いられるスイッチング素子
のオンおよびオフ時間特性に合せて外部から遅延時間を
設定することができ、汎用性のあるインバータ制御回路
を得ることができる。
すなわち、スイッチング素子に用いられるトランジスタ
等はその容量、構造が異なれば素子のオンおよびオフ時
間特性も異なる。従って、カウンタによる遅延時間（カ
ウンタ数）も素子に応じて変える必要が生じる。そこ
で、プリセッタブルカウンタを用い、置数データＫＤを
外部から設定可能とすることにより種々のスイッチング
素子に対応することができることになる。
等はその容量、構造が異なれば素子のオンおよびオフ時
間特性も異なる。従って、カウンタによる遅延時間（カ
ウンタ数）も素子に応じて変える必要が生じる。そこ
で、プリセッタブルカウンタを用い、置数データＫＤを
外部から設定可能とすることにより種々のスイッチング
素子に対応することができることになる。
かくして、直流電源に直列接続された２個のトランジス
タが同時にオンするという事態を防ぎ得、これによつて
電源の短絡やトランジスタの破壊を確実に防止すること
ができる。
タが同時にオンするという事態を防ぎ得、これによつて
電源の短絡やトランジスタの破壊を確実に防止すること
ができる。
なお、上記実施例ではプリセッタブルカウンタを用いた
遅延回路について説明したが、これ以外であっても、ク
ロックパルスを計数して信号を発生すると共に、信号を
発生するまでの計数値を外部より設定することが可能な
カウンタであれば上述したと同様な動作をさせることが
できる。
遅延回路について説明したが、これ以外であっても、ク
ロックパルスを計数して信号を発生すると共に、信号を
発生するまでの計数値を外部より設定することが可能な
カウンタであれば上述したと同様な動作をさせることが
できる。
なおまた、上記実施例ではスイツチング素子としてトラ
ンジスタを用いる場合について説明したが、このスイツ
チング素子はサイリスタであつてもよく、要は、スイツ
チング素子を直列接続した複数のスイツチング回路を直
流電源に並列接続すると共に、このスイツチング回路毎
に直流電源より見た正電電圧側のスイツチング素子と、
負電圧側のスイツチング素子とを相補的にオン，オフ制
御するインバータに全て適用することができる。
ンジスタを用いる場合について説明したが、このスイツ
チング素子はサイリスタであつてもよく、要は、スイツ
チング素子を直列接続した複数のスイツチング回路を直
流電源に並列接続すると共に、このスイツチング回路毎
に直流電源より見た正電電圧側のスイツチング素子と、
負電圧側のスイツチング素子とを相補的にオン，オフ制
御するインバータに全て適用することができる。
以上の説明によつて明らかな如く、本発明のインバータ
制御回路によれば、カウンタと論理回路とで遅延回路が
構成されているため、コンデンサおよび抵抗等で構成し
た場合に問題となる素子のバラつき、温度変化等による
遅延時間のバラつきがなくなり、相補的にオン，オフ制
御するスイツチング回路のオフ時間を大幅に短縮し得、
インバータの出力電圧の低下およびバラつきをなくする
ことができると共に、相間電圧若しくは相電圧を平衡さ
せることができる。
制御回路によれば、カウンタと論理回路とで遅延回路が
構成されているため、コンデンサおよび抵抗等で構成し
た場合に問題となる素子のバラつき、温度変化等による
遅延時間のバラつきがなくなり、相補的にオン，オフ制
御するスイツチング回路のオフ時間を大幅に短縮し得、
インバータの出力電圧の低下およびバラつきをなくする
ことができると共に、相間電圧若しくは相電圧を平衡さ
せることができる。
また、遅延回路がデイジタル素子でのみ構成されている
ため、遅延回路を含めた制御回路全体のLSI化が極めて
容易になるという優れた効果が得られている。
ため、遅延回路を含めた制御回路全体のLSI化が極めて
容易になるという優れた効果が得られている。
さらにまた、この発明においては、直列接続して直流電
源に接続されるスイッチング素子のオンおよびオフ時間
特性に合わせて外部から遅延時間を任意に設定、変更す
ることができ、これによって汎用性を持たせることがで
きる。
源に接続されるスイッチング素子のオンおよびオフ時間
特性に合わせて外部から遅延時間を任意に設定、変更す
ることができ、これによって汎用性を持たせることがで
きる。
第１図は従来のインバータ制御回路の主要部の構成を示
す回路図、第２図（ａ）〜（ｆ）はこのインバータ制御
回路の作用を説明するためのタイムチヤート、第３図は
本発明に係るインバータ制御回路の一実施例の主要部の
構成を示す回路図、第４図（ａ）〜（ｉ）は同実施例の
作用を説明するためのタイムチヤートである。 10……制御回路、20,40……遅延回路、30……ベースド
ライブ回路、41……プリセツタブルカウンタ、42……OR
回路、43……NOT回路、44……NAND回路。
す回路図、第２図（ａ）〜（ｆ）はこのインバータ制御
回路の作用を説明するためのタイムチヤート、第３図は
本発明に係るインバータ制御回路の一実施例の主要部の
構成を示す回路図、第４図（ａ）〜（ｉ）は同実施例の
作用を説明するためのタイムチヤートである。 10……制御回路、20,40……遅延回路、30……ベースド
ライブ回路、41……プリセツタブルカウンタ、42……OR
回路、43……NOT回路、44……NAND回路。
Claims (2)
- 【請求項１】直流電源に直列接続される正極側のスイッ
チング素子と負極側のスイッチング素子とを相補的にオ
ン、オフ制御する制御信号経路に、それぞれオン制御信
号の立ち上がり時間を遅らせる遅延回路を有するインバ
ータ制御回路において、前記遅延回路は、クロックパル
スを計数して信号を発生すると共に、信号を発生するま
での計数値を外部より設定することが可能なカウンタ
と、前記オン制御信号が加えられる間、前記カウンタの
パルス計数動作を可能にし、前記カウンタが信号を発生
するまで前記オン制御信号の通過を阻止する論理回路と
を備えたことを特徴とするインバータ制御回路。 - 【請求項２】前記カウンタとしてプリセッタブルカウン
タを用いたことを特徴とする特許請求の範囲第１項記載
のインバータ制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196304A JPH0736708B2 (ja) | 1983-10-20 | 1983-10-20 | インバ−タ制御回路 |
| AU34460/84A AU556946B2 (en) | 1983-10-20 | 1984-10-18 | Inverter control circuit |
| GB08426554A GB2149237B (en) | 1983-10-20 | 1984-10-19 | Inverter control circuit |
| US06/662,562 US4621316A (en) | 1983-10-20 | 1984-10-19 | Inverter control circuit |
| KR1019840006544A KR890004651B1 (ko) | 1983-10-20 | 1984-10-20 | 인버터 제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196304A JPH0736708B2 (ja) | 1983-10-20 | 1983-10-20 | インバ−タ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6087678A JPS6087678A (ja) | 1985-05-17 |
| JPH0736708B2 true JPH0736708B2 (ja) | 1995-04-19 |
Family
ID=16355577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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