JP2951802B2 - クロック発生回路 - Google Patents
クロック発生回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明はディジタルCMOS集積
回路に広く利用でき、特に高速クロック発生回路に好適
なCMOSパルス遅延回路及びこれを用いたクロック発
生回路に関する。
回路に広く利用でき、特に高速クロック発生回路に好適
なCMOSパルス遅延回路及びこれを用いたクロック発
生回路に関する。
【0002】
【従来の技術】従来、パルス遅延回路としては例えば特
開昭60-137122 号公報に示されているように、前段のC
MOSインバータの出力にMOSキャパシタを接続した
ものが知られている。以下図面を参照しながらそのよう
なパルス遅延回路の動作原理の説明を行う。
開昭60-137122 号公報に示されているように、前段のC
MOSインバータの出力にMOSキャパシタを接続した
ものが知られている。以下図面を参照しながらそのよう
なパルス遅延回路の動作原理の説明を行う。
【0003】図2において、遅延回路は第1のインバー
タ1と、この第1のインバータ1の出力に接続された第
2のインバータ2とを有する。
タ1と、この第1のインバータ1の出力に接続された第
2のインバータ2とを有する。
【0004】第1のインバータ1は互いのドレインが接
続されたP型MOSトランジスタ23とN型MOSトラ
ンジスタ24とからなる。遅延回路の入力はP型MOS
トランジスタ23、N型MOSトランジスタ24のゲー
トに供給されており、またドレイン結合点がインバータ
1の出力となっている。
続されたP型MOSトランジスタ23とN型MOSトラ
ンジスタ24とからなる。遅延回路の入力はP型MOS
トランジスタ23、N型MOSトランジスタ24のゲー
トに供給されており、またドレイン結合点がインバータ
1の出力となっている。
【0005】第2のインバータ22は同様にドレインが
接続されたP型MOSトランジスタ25とN型MOSト
ランジスタ26とからなる。第1のインバータ21の出
力がP型MOSトランジスタ25、N型MOSトランジ
スタ26のゲートに供給されており、ドレイン結合点が
遅延回路の出力となっている。
接続されたP型MOSトランジスタ25とN型MOSト
ランジスタ26とからなる。第1のインバータ21の出
力がP型MOSトランジスタ25、N型MOSトランジ
スタ26のゲートに供給されており、ドレイン結合点が
遅延回路の出力となっている。
【0006】第1のインバータ21の出力にはP型MO
Sキャパシタ28、N型MOSキャパシタ28が接続さ
れており、結局、第1のインバータ21の出力にはP型
MOSキャパシタ27及びN型MOSキャパシタ28
と、第2のインバータ22を構成するP型MOSトラン
ジスタ25、N型MOSトランジスタ26のゲート容量
からなるコンデンサが存在する。
Sキャパシタ28、N型MOSキャパシタ28が接続さ
れており、結局、第1のインバータ21の出力にはP型
MOSキャパシタ27及びN型MOSキャパシタ28
と、第2のインバータ22を構成するP型MOSトラン
ジスタ25、N型MOSトランジスタ26のゲート容量
からなるコンデンサが存在する。
【0007】インバータの21の入力がロー(GND)
レベルからハイ(VCC)レベルへ瞬時に変化したと
き、P型MOSトランジスタ23がオフ、N型MOSト
ランジスタ24がオンし、ハイレベルであったインバー
タ21の出力はN型MOSトランジスタ24のオン抵抗
によりGNDへ接続される。すなわちインバータ21の
出力電圧はコンデンサとオン抵抗により緩やかに低下し
ていき、インバータ22の反転電圧を下回ったときイン
バータ22の出力はローレベルからハイレベルへ変化す
る。このときの遅延時間は、N型MOSトランジスタ2
3のオン抵抗をRn、コンデンサの全容量値をC、イン
バータ22の反転電圧を1/2VCCとしたとき約 0.7
RnCである。インバータ21の入力がハイレベルから
ローレベルへ変化するときも同様に遅延し、遅延時間
は、P型MOSトランジスタ23のオン抵抗をRpとし
たとき約 0.7RpCである。
レベルからハイ(VCC)レベルへ瞬時に変化したと
き、P型MOSトランジスタ23がオフ、N型MOSト
ランジスタ24がオンし、ハイレベルであったインバー
タ21の出力はN型MOSトランジスタ24のオン抵抗
によりGNDへ接続される。すなわちインバータ21の
出力電圧はコンデンサとオン抵抗により緩やかに低下し
ていき、インバータ22の反転電圧を下回ったときイン
バータ22の出力はローレベルからハイレベルへ変化す
る。このときの遅延時間は、N型MOSトランジスタ2
3のオン抵抗をRn、コンデンサの全容量値をC、イン
バータ22の反転電圧を1/2VCCとしたとき約 0.7
RnCである。インバータ21の入力がハイレベルから
ローレベルへ変化するときも同様に遅延し、遅延時間
は、P型MOSトランジスタ23のオン抵抗をRpとし
たとき約 0.7RpCである。
【0008】
【発明が解決しようとする課題】従来技術において遅延
時間を決定するMOSトランジスタのオン抵抗、MOS
キャパシタの容量、インバータの反転電圧等のパラメー
ターが、製造時のばらつき、デバイス温度、電源電圧に
よって異なり、結果として正確な遅延時間が得られなか
った。また、そのようなパルス遅延回路を用いるため、
位相を正確に発生するクロック発生器を構成することが
できなかった。
時間を決定するMOSトランジスタのオン抵抗、MOS
キャパシタの容量、インバータの反転電圧等のパラメー
ターが、製造時のばらつき、デバイス温度、電源電圧に
よって異なり、結果として正確な遅延時間が得られなか
った。また、そのようなパルス遅延回路を用いるため、
位相を正確に発生するクロック発生器を構成することが
できなかった。
【0009】また、これとは別に、マイクロプロセッサ
のクロック発生器は、複数の位相を発生させるために出
力クロックの周波数よりも整数倍だけ高い周波数のクロ
ック入力を必要としているが、このことが高速化の障害
となり、更に消費電力の損失にもなっていた。
のクロック発生器は、複数の位相を発生させるために出
力クロックの周波数よりも整数倍だけ高い周波数のクロ
ック入力を必要としているが、このことが高速化の障害
となり、更に消費電力の損失にもなっていた。
【0010】従って、本発明の目的は、パルス信号の立
ち上がり遅延時間と立ち下がり遅延時間とをそれぞれ独
立して制御することにより正確な遅延時間を得ることが
できるパルス遅延回路を提供することにあり、またその
応用として位相の正確なクロック発生器を提供すること
である。
ち上がり遅延時間と立ち下がり遅延時間とをそれぞれ独
立して制御することにより正確な遅延時間を得ることが
できるパルス遅延回路を提供することにあり、またその
応用として位相の正確なクロック発生器を提供すること
である。
【0011】
【課題を解決するための手段】上記目的は、本発明によ
れば、クロック信号を入力して入力と位相の異なる1ま
たは複数のクロック信号を発生するクロック発生回路に
おいて、パルス信号を入力して所定の期間だけ遅延した
遅延出力を得るCMOSパルス遅延回路であって、遅延
を発生するインバータの2つのスイッチ手段のそれぞれ
にオン抵抗を可変にするための電圧制御可変抵抗素子を
直列に配置したCMOSパルス遅延回路を複数個縦列に
用い、入力クロック信号の1周期間の遅延を得る回路
と、入力クロック信号と、前記回路により1周期遅延さ
れたクロック信号の位相誤差を検出して、位相誤差が小
さくなるように、前記回路を構成する前記CMOSパル
ス遅延回路の各々の電圧制御可変抵抗素子に印加する制
御電圧を増減させる制御回路とから構成されることを特
徴とするクロック発生回路によって達成される。
れば、クロック信号を入力して入力と位相の異なる1ま
たは複数のクロック信号を発生するクロック発生回路に
おいて、パルス信号を入力して所定の期間だけ遅延した
遅延出力を得るCMOSパルス遅延回路であって、遅延
を発生するインバータの2つのスイッチ手段のそれぞれ
にオン抵抗を可変にするための電圧制御可変抵抗素子を
直列に配置したCMOSパルス遅延回路を複数個縦列に
用い、入力クロック信号の1周期間の遅延を得る回路
と、入力クロック信号と、前記回路により1周期遅延さ
れたクロック信号の位相誤差を検出して、位相誤差が小
さくなるように、前記回路を構成する前記CMOSパル
ス遅延回路の各々の電圧制御可変抵抗素子に印加する制
御電圧を増減させる制御回路とから構成されることを特
徴とするクロック発生回路によって達成される。
【0012】
【0013】
【作用】上記構成にてなるCMOSパルス遅延回路によ
れば遅延を発生するインバータの2つのスイッチ手段の
オン抵抗は電圧制御可変抵抗素子の抵抗値、従ってこの
抵抗素子に印加される制御電圧によって可変とされる。
遅延回路の遅延時間は前述のオン抵抗に比例するので、
結局遅延時間は電圧制御可変抵抗素子に印加する制御電
圧によって制御されることになる。2つのスイッチ手段
の一方に直列に配置された抵抗素子の抵抗値を増減させ
ることにより立ち下がり遅延時間が制御され、他方のス
イッチ手段に直列に配置された抵抗素子の抵抗値を増減
させることにより立ち上がり遅延時間が制御される。
れば遅延を発生するインバータの2つのスイッチ手段の
オン抵抗は電圧制御可変抵抗素子の抵抗値、従ってこの
抵抗素子に印加される制御電圧によって可変とされる。
遅延回路の遅延時間は前述のオン抵抗に比例するので、
結局遅延時間は電圧制御可変抵抗素子に印加する制御電
圧によって制御されることになる。2つのスイッチ手段
の一方に直列に配置された抵抗素子の抵抗値を増減させ
ることにより立ち下がり遅延時間が制御され、他方のス
イッチ手段に直列に配置された抵抗素子の抵抗値を増減
させることにより立ち上がり遅延時間が制御される。
【0014】このような遅延回路をクロック発生回路に
用いた場合は、制御回路によって入力クロック信号と、
1周期遅延されたクロック信号の位相誤差を検出して、
位相誤差が小さくなるように、各段を構成するCMOS
パルス遅延回路の各々の電圧制御可変抵抗素子に印加す
る制御電圧を増減させるので、遅延回路1段当たりの遅
延時間は正確にクロック1周期の整数分の1となる。
用いた場合は、制御回路によって入力クロック信号と、
1周期遅延されたクロック信号の位相誤差を検出して、
位相誤差が小さくなるように、各段を構成するCMOS
パルス遅延回路の各々の電圧制御可変抵抗素子に印加す
る制御電圧を増減させるので、遅延回路1段当たりの遅
延時間は正確にクロック1周期の整数分の1となる。
【0015】
【実施例】本発明による遅延時間を電圧で制御する機能
を持つ遅延回路の実施例を図1に示す。
を持つ遅延回路の実施例を図1に示す。
【0016】遅延回路は、全体としては、1つの入力端
子Iと、同じく1つの出力端子Oと、2つの制御端子
A、Bを備えており、インバータ1と、インバータ2と
から構成されている。
子Iと、同じく1つの出力端子Oと、2つの制御端子
A、Bを備えており、インバータ1と、インバータ2と
から構成されている。
【0017】インバータ1はP型MOSスイッチ部3か
ら5とN型MOSスイッチ部6から8にて構成されてい
る。P型MOSトランジスタ3のソースには高電位側の
電源電圧VCCが引加されておりドレインはP型MOS
トランジスタ4のソースに接続されている。P型MOS
トランジスタ4のドレインはN型MOSトランジスタ7
のドレインに、N型MOSトランジスタ7のソースはN
型MOSトランジスタ6のドレインにそれぞれ接続され
ている。P型MOSトランジスタ4とN型MOSトラン
ジスタ7のドレイン接続点がインバータ1の出力となっ
ている。また、P型MOSトランジスタ4のソース−ド
レイン間には並列にP型MOSトランジスタ5が接続さ
れており、N型MOSトランジスタ7のソース−ドレイ
ン間には並列にN型MOSトランジスタ8が接続されて
いる。P型MOSトランジスタ4のゲートは制御端子A
に、N型MOSトランジスタ7のゲートは制御端子Bに
それぞれ接続されている。P型MOSトランジスタ5の
ゲートにはGNDがN型MOSトランジスタ8のゲート
にはVCCがそれぞれ接続されている。N型MOSトラ
ンジスタ6のドレインは低電位側の電源電圧GNDに接
続されており、P型MOSトランジスタ3とN型MOS
トランジスタ6のゲートは入力端子Iに接続されてい
る。
ら5とN型MOSスイッチ部6から8にて構成されてい
る。P型MOSトランジスタ3のソースには高電位側の
電源電圧VCCが引加されておりドレインはP型MOS
トランジスタ4のソースに接続されている。P型MOS
トランジスタ4のドレインはN型MOSトランジスタ7
のドレインに、N型MOSトランジスタ7のソースはN
型MOSトランジスタ6のドレインにそれぞれ接続され
ている。P型MOSトランジスタ4とN型MOSトラン
ジスタ7のドレイン接続点がインバータ1の出力となっ
ている。また、P型MOSトランジスタ4のソース−ド
レイン間には並列にP型MOSトランジスタ5が接続さ
れており、N型MOSトランジスタ7のソース−ドレイ
ン間には並列にN型MOSトランジスタ8が接続されて
いる。P型MOSトランジスタ4のゲートは制御端子A
に、N型MOSトランジスタ7のゲートは制御端子Bに
それぞれ接続されている。P型MOSトランジスタ5の
ゲートにはGNDがN型MOSトランジスタ8のゲート
にはVCCがそれぞれ接続されている。N型MOSトラ
ンジスタ6のドレインは低電位側の電源電圧GNDに接
続されており、P型MOSトランジスタ3とN型MOS
トランジスタ6のゲートは入力端子Iに接続されてい
る。
【0018】入力端子Iと制御端子Aとの間にはP型M
OSキャパシタ9が挿入されており、入力端子Iと制御
端子Bとの間にはN型MOSキャパシタ10が挿入され
ている。
OSキャパシタ9が挿入されており、入力端子Iと制御
端子Bとの間にはN型MOSキャパシタ10が挿入され
ている。
【0019】P型MOSキャパシタ9、N型MOSキャ
パシタ10は、端子A,BがそれぞれP型MOSトラン
ジスタ4、N型MOSトランジスタ7のゲート−ドレイ
ン間容量によって、インバータ1の出力と結合している
ために、端子A,Bをハイインピーダンス状態にしたと
き、制御電圧が変化してしまう現象を防止する機能を持
つ。
パシタ10は、端子A,BがそれぞれP型MOSトラン
ジスタ4、N型MOSトランジスタ7のゲート−ドレイ
ン間容量によって、インバータ1の出力と結合している
ために、端子A,Bをハイインピーダンス状態にしたと
き、制御電圧が変化してしまう現象を防止する機能を持
つ。
【0020】P型MOSキャパシタ9はP型MOSトラ
ンジスタ4と同じ大きさ、N型MOSキャパシタ10は
N型MOSトランジスタ2と同じ大きさにする。端子
A,Bが常時ローインピーダンスで駆動されるときには
特にP型MOSキャパシタ9、N型MOSキャパシタ1
0は必要でない。
ンジスタ4と同じ大きさ、N型MOSキャパシタ10は
N型MOSトランジスタ2と同じ大きさにする。端子
A,Bが常時ローインピーダンスで駆動されるときには
特にP型MOSキャパシタ9、N型MOSキャパシタ1
0は必要でない。
【0021】上記の構成によれば、端子Aに与えられる
電圧によりインバータ1のP型MOSスイッチ部のオン
抵抗を、端子Bに与えられる電圧によりインバータ2の
N型MOSスイッチ部のオン抵抗を変化させ得る。
電圧によりインバータ1のP型MOSスイッチ部のオン
抵抗を、端子Bに与えられる電圧によりインバータ2の
N型MOSスイッチ部のオン抵抗を変化させ得る。
【0022】ここでP型MOSトランジスタ3、N型M
OSトランジスタ6は入力信号によりオン、オフするス
イッチ機能を、P型MOSトランジスタ4、N型MOS
トランジスタ7は電圧制御可変抵抗機能を、P型MOS
トランジスタ5、N型MOSトランジスタ8は定抵抗と
しての機能を持つ。
OSトランジスタ6は入力信号によりオン、オフするス
イッチ機能を、P型MOSトランジスタ4、N型MOS
トランジスタ7は電圧制御可変抵抗機能を、P型MOS
トランジスタ5、N型MOSトランジスタ8は定抵抗と
しての機能を持つ。
【0023】P型MOSトランジスタ5、N型MOSト
ランジスタ8は省略されても目的の機能を実現できる
が、P型MOSトランジスタ4、N型MOSトランジス
タ7がオフする電圧が端子A,Bに与えられたとき、入
力信号が伝達しないため、オン抵抗の最大値を制限する
ために設けられている。
ランジスタ8は省略されても目的の機能を実現できる
が、P型MOSトランジスタ4、N型MOSトランジス
タ7がオフする電圧が端子A,Bに与えられたとき、入
力信号が伝達しないため、オン抵抗の最大値を制限する
ために設けられている。
【0024】インバータ2はP型MOSトランジスタ1
1と、N型MOSトランジスタ12とからなり、P型M
OSトランジスタ11のソースにはVCCが引加されて
おりドレインはN型MOSトランジスタ12のドレイン
に接続されている。N型MOSトランジスタ12のソー
スはGNDに接続されている。P型MOSトランジスタ
11とN型MOSトランジスタ12のゲートにはインバ
ータ1の出力、すなわちP型MOSトランジスタ4とN
型MOSトランジスタ7のドレイン接続点が接続されて
いる。P型MOSトランジスタ11とN型MOSトラン
ジスタ12のドレイン接続点はインバータ2の出力とな
っており、これが遅延回路の出力端子Oに接続されてい
る。
1と、N型MOSトランジスタ12とからなり、P型M
OSトランジスタ11のソースにはVCCが引加されて
おりドレインはN型MOSトランジスタ12のドレイン
に接続されている。N型MOSトランジスタ12のソー
スはGNDに接続されている。P型MOSトランジスタ
11とN型MOSトランジスタ12のゲートにはインバ
ータ1の出力、すなわちP型MOSトランジスタ4とN
型MOSトランジスタ7のドレイン接続点が接続されて
いる。P型MOSトランジスタ11とN型MOSトラン
ジスタ12のドレイン接続点はインバータ2の出力とな
っており、これが遅延回路の出力端子Oに接続されてい
る。
【0025】インバータ1の出力にはP型MOSトラン
ジスタ11、N型MOSトランジスタ12のゲート容量
や、インバータ1自身の出力容量からなるキャパシタC
が構成されている。さらに大きな容量値が必要な場合、
従来技術で用いられているようなMOSキャパシタを接
続するとよい。
ジスタ11、N型MOSトランジスタ12のゲート容量
や、インバータ1自身の出力容量からなるキャパシタC
が構成されている。さらに大きな容量値が必要な場合、
従来技術で用いられているようなMOSキャパシタを接
続するとよい。
【0026】インバータ2はインバータ1のオン抵抗と
キャパシタCにより緩やかに変化する波形の中間電圧を
中心に急峻な波形を整形する機能を持つ。インバータ2
の出力にさらに偶数個のインバータを付加し、より急激
な波形に整形してもよい。
キャパシタCにより緩やかに変化する波形の中間電圧を
中心に急峻な波形を整形する機能を持つ。インバータ2
の出力にさらに偶数個のインバータを付加し、より急激
な波形に整形してもよい。
【0027】上記構成によれば、入力端子に印加される
入力信号がローレベルからハイレベルへ瞬時に変化した
とき、P型MOSトランジスタ3がオフ、N型MOSト
ランジスタ6がオンし、ハイレベルであったインバータ
1の出力は、電圧制御可変抵抗としてのN型MOSトラ
ンジスタ7とN型MOSトランジスタ6のオン抵抗とに
よりGNDへ接続される。N型MOSトランジスタ7の
抵抗としての値はゲートに印加される制御電圧に依存
し、N型MOSトランジスタ7のオン抵抗値までの任意
の値を取り得る。このときのインバータ1のオン抵抗は
N型MOSトランジスタ7の抵抗としての値とN型MO
Sトランジスタ6のオン抵抗との和となるので、結局イ
ンバータ1のオン抵抗は制御端子Bに印加する制御電圧
に基づき変化することになる。
入力信号がローレベルからハイレベルへ瞬時に変化した
とき、P型MOSトランジスタ3がオフ、N型MOSト
ランジスタ6がオンし、ハイレベルであったインバータ
1の出力は、電圧制御可変抵抗としてのN型MOSトラ
ンジスタ7とN型MOSトランジスタ6のオン抵抗とに
よりGNDへ接続される。N型MOSトランジスタ7の
抵抗としての値はゲートに印加される制御電圧に依存
し、N型MOSトランジスタ7のオン抵抗値までの任意
の値を取り得る。このときのインバータ1のオン抵抗は
N型MOSトランジスタ7の抵抗としての値とN型MO
Sトランジスタ6のオン抵抗との和となるので、結局イ
ンバータ1のオン抵抗は制御端子Bに印加する制御電圧
に基づき変化することになる。
【0028】インバータ1の出力電圧はコンデンサとイ
ンバータ1のオン抵抗により緩やかに低下していき、イ
ンバータ2の反転電圧を下回ったときインバータ2の出
力はローレベルからハイレベルへ変化する。
ンバータ1のオン抵抗により緩やかに低下していき、イ
ンバータ2の反転電圧を下回ったときインバータ2の出
力はローレベルからハイレベルへ変化する。
【0029】このときの遅延時間は、インバータ1のオ
ン抵抗をRn´、コンデンサの全容量値をC、インバー
タ2の反転電圧を1/2VCCとしたとき約 0.7Rn´
Cであり、インバータ1のオン抵抗Rn´に比例する。
従って、制御端子Bに印加する制御電圧を変化させるこ
とにより、立ち上がり遅延量を制御し得る。この場合、
制御電圧を増加させると、N型MOSトランジスタ7の
抵抗値は減少し、その結果遅延量は減少し、一方制御電
圧を減少させると、N型MOSトランジスタ7の抵抗値
は増加し、その結果立ち上がり遅延量は増加する。
ン抵抗をRn´、コンデンサの全容量値をC、インバー
タ2の反転電圧を1/2VCCとしたとき約 0.7Rn´
Cであり、インバータ1のオン抵抗Rn´に比例する。
従って、制御端子Bに印加する制御電圧を変化させるこ
とにより、立ち上がり遅延量を制御し得る。この場合、
制御電圧を増加させると、N型MOSトランジスタ7の
抵抗値は減少し、その結果遅延量は減少し、一方制御電
圧を減少させると、N型MOSトランジスタ7の抵抗値
は増加し、その結果立ち上がり遅延量は増加する。
【0030】また、入力端子に印加される入力信号がハ
イレベルからローレベルへ瞬時に変化したときは、P型
MOSトランジスタ3がオン、N型MOSトランジスタ
6がオフし、ローレベルであったインバータ1の出力
は、電圧制御可変抵抗としてのP型MOSトランジスタ
4とP型MOSトランジスタ3のオン抵抗とによりVC
Cへ接続される。P型MOSトランジスタ4の抵抗とし
ての値はゲートに印加される制御電圧に依存し、P型M
OSトランジスタ4のオン抵抗値までの任意の値を取り
得る。このときのインバータ1のオン抵抗はP型MOS
トランジスタ4の抵抗としての値とP型MOSトランジ
スタ3のオン抵抗との和となるので、結局インバータ1
のオン抵抗は制御端子Aに印加する制御電圧に基づき変
化することになる。
イレベルからローレベルへ瞬時に変化したときは、P型
MOSトランジスタ3がオン、N型MOSトランジスタ
6がオフし、ローレベルであったインバータ1の出力
は、電圧制御可変抵抗としてのP型MOSトランジスタ
4とP型MOSトランジスタ3のオン抵抗とによりVC
Cへ接続される。P型MOSトランジスタ4の抵抗とし
ての値はゲートに印加される制御電圧に依存し、P型M
OSトランジスタ4のオン抵抗値までの任意の値を取り
得る。このときのインバータ1のオン抵抗はP型MOS
トランジスタ4の抵抗としての値とP型MOSトランジ
スタ3のオン抵抗との和となるので、結局インバータ1
のオン抵抗は制御端子Aに印加する制御電圧に基づき変
化することになる。
【0031】インバータ1の出力電圧はコンデンサとイ
ンバータ1のオン抵抗により緩やかに上昇していき、イ
ンバータ2の反転電圧を上回ったときインバータ2の出
力はハイレベルからローレベルへ変化する。
ンバータ1のオン抵抗により緩やかに上昇していき、イ
ンバータ2の反転電圧を上回ったときインバータ2の出
力はハイレベルからローレベルへ変化する。
【0032】このときの遅延時間は、インバータ1のオ
ン抵抗をRp´、コンデンサの全容量値をC、インバー
タ2の反転電圧を1/2VCCとしたとき約 0.7Rp´
Cであり、インバータ1のオン抵抗Rp´に比例する。
従って、制御端子Aに印加する制御電圧を変化させるこ
とにより、立ち下がり遅延量を制御し得る。この場合、
制御電圧を減少させると、P型MOSトランジスタ4の
抵抗値が減少し、その結果遅延量は減少し、一方、制御
電圧を増加させるとP型MOSトランジスタ4の抵抗値
が増加し、その結果立ち下がり遅延量は増加する。
ン抵抗をRp´、コンデンサの全容量値をC、インバー
タ2の反転電圧を1/2VCCとしたとき約 0.7Rp´
Cであり、インバータ1のオン抵抗Rp´に比例する。
従って、制御端子Aに印加する制御電圧を変化させるこ
とにより、立ち下がり遅延量を制御し得る。この場合、
制御電圧を減少させると、P型MOSトランジスタ4の
抵抗値が減少し、その結果遅延量は減少し、一方、制御
電圧を増加させるとP型MOSトランジスタ4の抵抗値
が増加し、その結果立ち下がり遅延量は増加する。
【0033】以上、詳述したように本実施例のCMOS
パルス遅延回路によれば、パルス信号の立ち上がり遅延
時間と立ち下がり遅延時間とをそれぞれ独立して制御す
ることが可能となり、より正確な遅延時間を得ることが
できる。
パルス遅延回路によれば、パルス信号の立ち上がり遅延
時間と立ち下がり遅延時間とをそれぞれ独立して制御す
ることが可能となり、より正確な遅延時間を得ることが
できる。
【0034】次に、上記の遅延回路を用いたクロック発
生回路の実施例を図3に示す。図3において遅延回路1
から8は図1に示された遅延回路であり、それぞれ入力
端子I、出力端子O、制御端子A、Bを備える。
生回路の実施例を図3に示す。図3において遅延回路1
から8は図1に示された遅延回路であり、それぞれ入力
端子I、出力端子O、制御端子A、Bを備える。
【0035】8個の遅延回路31から38により入力ク
ロック1周期だけの遅延時間を得る。初段の遅延回路3
1の入力端子Iには入力クロックが供給されており、2
段目から8段目まで遅延回路32から38の入力端子に
は前段の出力が入力されている。最終段(8段目)の遅
延回路38の出力は制御回路39のCLK2入力に供給
されている。制御回路39のCLK1入力には入力クロ
ックが供給されている。制御回路39は例えば図4に示
されるような回路であり、2つの出力A、Bを有し、出
力Aは遅延回路31から38の制御端子Aに、出力Bは
同じく制御端子Bに接続されている。遅延回路39は入
力クロックと1周期遅延したクロックとの位相誤差を検
出して誤差を小さくなるように遅延回路31から38の
制御端子A,Bの電圧を増減させる。
ロック1周期だけの遅延時間を得る。初段の遅延回路3
1の入力端子Iには入力クロックが供給されており、2
段目から8段目まで遅延回路32から38の入力端子に
は前段の出力が入力されている。最終段(8段目)の遅
延回路38の出力は制御回路39のCLK2入力に供給
されている。制御回路39のCLK1入力には入力クロ
ックが供給されている。制御回路39は例えば図4に示
されるような回路であり、2つの出力A、Bを有し、出
力Aは遅延回路31から38の制御端子Aに、出力Bは
同じく制御端子Bに接続されている。遅延回路39は入
力クロックと1周期遅延したクロックとの位相誤差を検
出して誤差を小さくなるように遅延回路31から38の
制御端子A,Bの電圧を増減させる。
【0036】制御回路39は図4に示すように、CLK
1入力に印加される信号と、CLK2入力に印加される
信号の反転信号とが入力される2入力AND回路41
と、CLK2入力に印加される信号と、CLK1入力に
印加される信号の反転信号とが入力される2入力AND
回路42とを備えている。これらの2入力AND回路4
1、42は位相誤差を検出する為のものである。
1入力に印加される信号と、CLK2入力に印加される
信号の反転信号とが入力される2入力AND回路41
と、CLK2入力に印加される信号と、CLK1入力に
印加される信号の反転信号とが入力される2入力AND
回路42とを備えている。これらの2入力AND回路4
1、42は位相誤差を検出する為のものである。
【0037】また制御回路9は、CLK2入力に印加さ
れる信号がゲートに供給されるP型MOSトランジスタ
43及びN型MOSトランジスタ44と、CLK1入力
に印加される信号がゲートに供給されるP型MOSトラ
ンジスタ45及びN型MOSトランジスタ46とを備え
ている。P型MOSトランジスタ43のソースはVCC
に、ドレインはP型MOSトランジスタ45のソースに
接続されており、P型MOSトランジスタ45のドレイ
ンはN型MOSトランジスタ46のドレインに接続され
ている。N型MOSトランジスタ46のソースはN型M
OSトランジスタ44のドレインに接続されており、N
型MOSトランジスタ44のソースはGNDに接続され
ている。これらのMOSトランジスタ43から46は、
立ち下がり遅延誤差か、立ち上がり遅延誤差かを検出す
るためのもので、すなわち2つの出力端子A、Bのうち
のいずれかを選択するためのものである。
れる信号がゲートに供給されるP型MOSトランジスタ
43及びN型MOSトランジスタ44と、CLK1入力
に印加される信号がゲートに供給されるP型MOSトラ
ンジスタ45及びN型MOSトランジスタ46とを備え
ている。P型MOSトランジスタ43のソースはVCC
に、ドレインはP型MOSトランジスタ45のソースに
接続されており、P型MOSトランジスタ45のドレイ
ンはN型MOSトランジスタ46のドレインに接続され
ている。N型MOSトランジスタ46のソースはN型M
OSトランジスタ44のドレインに接続されており、N
型MOSトランジスタ44のソースはGNDに接続され
ている。これらのMOSトランジスタ43から46は、
立ち下がり遅延誤差か、立ち上がり遅延誤差かを検出す
るためのもので、すなわち2つの出力端子A、Bのうち
のいずれかを選択するためのものである。
【0038】制御回路9はさらに、AND回路41から
の出力と、P型MOSトランジスタ11、N型MOSト
ランジスタ11のドレイン接続点の信号の反転信号(第
1反転信号)とが入力されるNAND回路47と、AN
D回路42からの出力と、前記第1反転信号とが入力さ
れるAND回路48と、AND回路41からの出力と、
前記第1反転信号のさらに反転信号(第2反転信号)が
入力されるNAND回路49と、AND回路42からの
出力と、前記の第2反転信号が入力されるAND回路5
0とを備えている。これらNAND回路47、49、A
ND回路48、50はクロックの立ち下がり遅延量、立
ち上がり遅延量に応じたパルスを発生するためのもので
ある。
の出力と、P型MOSトランジスタ11、N型MOSト
ランジスタ11のドレイン接続点の信号の反転信号(第
1反転信号)とが入力されるNAND回路47と、AN
D回路42からの出力と、前記第1反転信号とが入力さ
れるAND回路48と、AND回路41からの出力と、
前記第1反転信号のさらに反転信号(第2反転信号)が
入力されるNAND回路49と、AND回路42からの
出力と、前記の第2反転信号が入力されるAND回路5
0とを備えている。これらNAND回路47、49、A
ND回路48、50はクロックの立ち下がり遅延量、立
ち上がり遅延量に応じたパルスを発生するためのもので
ある。
【0039】NAND回路47の出力(VP1)はP型
MOSトランジスタ51のゲートに入力されており、A
ND回路48の出力(VN1)はN型MOSトランジス
タ52に入力されている。P型MOSトランジスタ51
のソースはVCCに接続され、ドレインはN型MOSト
ランジスタ52のドレインに接続されている。N型MO
Sトランジスタ12のソースはGNDに接続されてお
り、P型MOSトランジスタ51とN型MOSトランジ
スタ52のドレイン接続点は出力端子Aに接続されてい
る。
MOSトランジスタ51のゲートに入力されており、A
ND回路48の出力(VN1)はN型MOSトランジス
タ52に入力されている。P型MOSトランジスタ51
のソースはVCCに接続され、ドレインはN型MOSト
ランジスタ52のドレインに接続されている。N型MO
Sトランジスタ12のソースはGNDに接続されてお
り、P型MOSトランジスタ51とN型MOSトランジ
スタ52のドレイン接続点は出力端子Aに接続されてい
る。
【0040】NAND回路49の出力(VP2)はP型
MOSトランジスタ53のゲートに入力されており、A
ND回路50の出力(VN2)はN型MOSトランジス
タ54に入力されている。P型MOSトランジスタ53
のソースはVCCに接続され、ドレインはN型MOSト
ランジスタ54のドレインに接続されている。N型MO
Sトランジスタ53のソースはGNDに接続されてお
り、P型MOSトランジスタ53とN型MOSトランジ
スタ54のドレイン接続点は出力端子Bに接続されてい
る。
MOSトランジスタ53のゲートに入力されており、A
ND回路50の出力(VN2)はN型MOSトランジス
タ54に入力されている。P型MOSトランジスタ53
のソースはVCCに接続され、ドレインはN型MOSト
ランジスタ54のドレインに接続されている。N型MO
Sトランジスタ53のソースはGNDに接続されてお
り、P型MOSトランジスタ53とN型MOSトランジ
スタ54のドレイン接続点は出力端子Bに接続されてい
る。
【0041】図5は図4で示された制御回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【0042】図5(a)はクロックの立ち下がり遅延が
クロック1周期よりも大きいときの動作を示している。
この場合、誤差部分では、AND回路41からの出力は
ロー、AND回路42からの出力はハイ、前記した第1
反転出力はハイなので、内部信号VN1に誤差に比例し
た幅の正のパルスが発生しN型MOSトランジスタ52
をオンさせるので、端子Aの電圧は低下する。端子Aの
電圧を低下させると、各遅延回路のP型MOSトランジ
スタ4の抵抗値が減少し、その結果として遅延量は減少
し、全体としてクロックの立ち下がり遅延誤差は解消さ
れる。
クロック1周期よりも大きいときの動作を示している。
この場合、誤差部分では、AND回路41からの出力は
ロー、AND回路42からの出力はハイ、前記した第1
反転出力はハイなので、内部信号VN1に誤差に比例し
た幅の正のパルスが発生しN型MOSトランジスタ52
をオンさせるので、端子Aの電圧は低下する。端子Aの
電圧を低下させると、各遅延回路のP型MOSトランジ
スタ4の抵抗値が減少し、その結果として遅延量は減少
し、全体としてクロックの立ち下がり遅延誤差は解消さ
れる。
【0043】対して、図5(b)のようにクロックの立
ち下がり遅延がクロック1周期よりも小さいとき、誤差
部分では、AND回路41からの出力はハイ、AND回
路42からの出力はロー、前記した第1反転出力はハイ
なので、内部信号VP1に誤差を比例した幅の負のパル
スが発生しP型MOSトランジスタ51をオンさせるの
で、端子Aの電圧は上昇する。端子Aの電圧を上昇させ
ると、各遅延回路のP型MOSトランジスタ4の抵抗値
が増加し、その結果として遅延量は増加し、全体として
クロックの立ち下がり遅延誤差は解消される。
ち下がり遅延がクロック1周期よりも小さいとき、誤差
部分では、AND回路41からの出力はハイ、AND回
路42からの出力はロー、前記した第1反転出力はハイ
なので、内部信号VP1に誤差を比例した幅の負のパル
スが発生しP型MOSトランジスタ51をオンさせるの
で、端子Aの電圧は上昇する。端子Aの電圧を上昇させ
ると、各遅延回路のP型MOSトランジスタ4の抵抗値
が増加し、その結果として遅延量は増加し、全体として
クロックの立ち下がり遅延誤差は解消される。
【0044】クロック信号と1周期遅延されたクロック
信号とがともにハイまたはともにローの部分では、AN
D回路41、42からの出力がともにローとなり、VP
1、VN1にパルスが発生しない(VP1はハイ、VN
1はロー)。従って、P型MOSトランジスタ12、N
型MOSトランジスタ12の両方ともオフとなり端子A
がハイインピーダンス状態になるため電圧値を保持する
ことができる。
信号とがともにハイまたはともにローの部分では、AN
D回路41、42からの出力がともにローとなり、VP
1、VN1にパルスが発生しない(VP1はハイ、VN
1はロー)。従って、P型MOSトランジスタ12、N
型MOSトランジスタ12の両方ともオフとなり端子A
がハイインピーダンス状態になるため電圧値を保持する
ことができる。
【0045】図5(c)はクロックの立ち上がり遅延が
クロック1周期よりも大きいときの動作を示している。
この時、誤差部分では、AND回路41からの出力はロ
ー、AND回路42からの出力はハイ、前記した第2反
転出力はハイなので、内部信号VP2に誤差に比例した
幅の負のパルスが発生しP型MOSトランジスタ53を
オンさせるので、端子Bの電圧は上昇する。端子Bの電
圧を上昇させると、各遅延回路のN型MOSトランジス
タ7の抵抗値が減少し、その結果として遅延量は減少
し、全体としてクロックの立ち上がり遅延誤差は解消さ
れる。
クロック1周期よりも大きいときの動作を示している。
この時、誤差部分では、AND回路41からの出力はロ
ー、AND回路42からの出力はハイ、前記した第2反
転出力はハイなので、内部信号VP2に誤差に比例した
幅の負のパルスが発生しP型MOSトランジスタ53を
オンさせるので、端子Bの電圧は上昇する。端子Bの電
圧を上昇させると、各遅延回路のN型MOSトランジス
タ7の抵抗値が減少し、その結果として遅延量は減少
し、全体としてクロックの立ち上がり遅延誤差は解消さ
れる。
【0046】対して、図5(d)のようにクロックの立
ち上がり遅延がクロック1周期よりも小さいとき、誤差
部分では、AND回路41からの出力はハイ、AND回
路42からの出力はロー、前記した第2反転出力はハイ
なので、内部信号VN2に誤差に比例した幅の正のパル
スが発生しN型MOSトランジスタ54をオンさせるの
で、端子Bの電圧は低下する。端子Bの電圧を低下させ
ると、各遅延回路のN型MOSトランジスタ7の抵抗値
が増大し、その結果として遅延量は減少し、全体として
クロックの立ち上がり遅延誤差は解消される。
ち上がり遅延がクロック1周期よりも小さいとき、誤差
部分では、AND回路41からの出力はハイ、AND回
路42からの出力はロー、前記した第2反転出力はハイ
なので、内部信号VN2に誤差に比例した幅の正のパル
スが発生しN型MOSトランジスタ54をオンさせるの
で、端子Bの電圧は低下する。端子Bの電圧を低下させ
ると、各遅延回路のN型MOSトランジスタ7の抵抗値
が増大し、その結果として遅延量は減少し、全体として
クロックの立ち上がり遅延誤差は解消される。
【0047】クロック信号と1周期遅延されたクロック
信号とがともにハイまたはともにローの部分では、AN
D回路41、42からの出力がともにローとなり、VP
2、VN2にパルスが発生しない(VP2はハイ、VN
2はロー)。従って、P型MOSトランジスタ53、N
型MOSトランジスタ54の両方ともオフとなり端子B
がハイインピーダンス状態になるため電圧を保持するこ
とができる。
信号とがともにハイまたはともにローの部分では、AN
D回路41、42からの出力がともにローとなり、VP
2、VN2にパルスが発生しない(VP2はハイ、VN
2はロー)。従って、P型MOSトランジスタ53、N
型MOSトランジスタ54の両方ともオフとなり端子B
がハイインピーダンス状態になるため電圧を保持するこ
とができる。
【0048】以上の制御により、入力クロックと1周期
遅延したクロックの位相は自動的に正確に合わされ、φ
1からφ8の出力クロックの位相は正確に1/8の位相
誤差を持つことになる。
遅延したクロックの位相は自動的に正確に合わされ、φ
1からφ8の出力クロックの位相は正確に1/8の位相
誤差を持つことになる。
【0049】以上、詳述したように本実施例のパルス発
生回路によれば正確なクロック位相を発生することがで
きる。
生回路によれば正確なクロック位相を発生することがで
きる。
【0050】
【発明の効果】本発明によれば、遅延を発生するインバ
ータの2つのスイッチ手段のそれぞれにオン抵抗を可変
にするための電圧制御可変抵抗素子を直列に配置したの
で、精度の高いパルス遅延回路が容易に実現し、その応
用としてのクロック発生回路において、このCMOSパ
ルス遅延回路を複数個縦列に用い、入力クロック信号の
1周期間の遅延を得る回路と、入力クロック信号と、前
記回路により1周期遅延されたクロック信号の位相誤差
を検出して、位相誤差が小さくなるように、前記回路を
構成する上述のCMOSパルス遅延回路の各々の電圧制
御可変抵抗素子に印加する制御電圧を増減させる制御回
路とを備えるので、正確な位相のクロック発生器が構成
でき、しかもマイクロプロセッサ等のクロック周波数を
下げることができる。
ータの2つのスイッチ手段のそれぞれにオン抵抗を可変
にするための電圧制御可変抵抗素子を直列に配置したの
で、精度の高いパルス遅延回路が容易に実現し、その応
用としてのクロック発生回路において、このCMOSパ
ルス遅延回路を複数個縦列に用い、入力クロック信号の
1周期間の遅延を得る回路と、入力クロック信号と、前
記回路により1周期遅延されたクロック信号の位相誤差
を検出して、位相誤差が小さくなるように、前記回路を
構成する上述のCMOSパルス遅延回路の各々の電圧制
御可変抵抗素子に印加する制御電圧を増減させる制御回
路とを備えるので、正確な位相のクロック発生器が構成
でき、しかもマイクロプロセッサ等のクロック周波数を
下げることができる。
【図1】本発明にてなるCMOSパルス遅延回路の一実
施例を示す回路図である。
施例を示す回路図である。
【図2】CMOSパルス遅延回路の従来例を示す回路図
である。
である。
【図3】本発明にてなるクロック発生回路の一実施例を
示す回路図である。
示す回路図である。
【図4】図3に示したクロック発生回路における制御回
路を詳細に示す回路図である。
路を詳細に示す回路図である。
【図5】図3に示す制御回路の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【符号の説明】 1、2 インバータ 3、4、5、11 P型MOSトランジスタ 6、7、8、12 N型MOSトランジスタ 31〜38 遅延回路 39 制御回路 41、42、48、50 AND回路 43、45、51、53 P型MOSトランジスタ 44、46、52、54 N型MOSトランジスタ
Claims (1)
- 【請求項1】 クロック信号を入力して入力と位相の異
なる1または複数のクロック信号を発生するクロック発
生回路において、 パルス信号を入力して所定の期間だけ遅延した遅延出力
を得るCMOSパルス遅延回路であって、遅延を発生す
るインバータの2つのスイッチ手段のそれぞれにオン抵
抗を可変にするための電圧制御可変抵抗素子を直列に配
置したCMOSパルス遅延回路を複数個縦列に用い、入
力クロック信号の1周期間の遅延を得る回路と、 入力クロック信号と、前記回路により1周期遅延された
クロック信号の位相誤差を検出して、位相誤差が小さく
なるように、前記回路を構成する前記CMOSパルス遅
延回路の各々の電圧制御可変抵抗素子に印加する制御電
圧を増減させる制御回路と、 から構成されることを特徴とするクロック発生回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4211314A JP2951802B2 (ja) | 1992-08-07 | 1992-08-07 | クロック発生回路 |
US08/094,352 US5459424A (en) | 1992-08-07 | 1993-07-21 | CMOS pulse delay circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4211314A JP2951802B2 (ja) | 1992-08-07 | 1992-08-07 | クロック発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0661808A JPH0661808A (ja) | 1994-03-04 |
JP2951802B2 true JP2951802B2 (ja) | 1999-09-20 |
Family
ID=16603894
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4211314A Expired - Fee Related JP2951802B2 (ja) | 1992-08-07 | 1992-08-07 | クロック発生回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5459424A (ja) |
JP (1) | JP2951802B2 (ja) |
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1993
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