JP2951802B2 - クロック発生回路 - Google Patents
クロック発生回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はディジタルＣＭＯＳ集積
回路に広く利用でき、特に高速クロック発生回路に好適
なＣＭＯＳパルス遅延回路及びこれを用いたクロック発
生回路に関する。
回路に広く利用でき、特に高速クロック発生回路に好適
なＣＭＯＳパルス遅延回路及びこれを用いたクロック発
生回路に関する。
【０００２】
【従来の技術】従来、パルス遅延回路としては例えば特
開昭60-137122 号公報に示されているように、前段のＣ
ＭＯＳインバータの出力にＭＯＳキャパシタを接続した
ものが知られている。以下図面を参照しながらそのよう
なパルス遅延回路の動作原理の説明を行う。
開昭60-137122 号公報に示されているように、前段のＣ
ＭＯＳインバータの出力にＭＯＳキャパシタを接続した
ものが知られている。以下図面を参照しながらそのよう
なパルス遅延回路の動作原理の説明を行う。
【０００３】図２において、遅延回路は第１のインバー
タ１と、この第１のインバータ１の出力に接続された第
２のインバータ２とを有する。
タ１と、この第１のインバータ１の出力に接続された第
２のインバータ２とを有する。
【０００４】第１のインバータ１は互いのドレインが接
続されたＰ型ＭＯＳトランジスタ２３とＮ型ＭＯＳトラ
ンジスタ２４とからなる。遅延回路の入力はＰ型ＭＯＳ
トランジスタ２３、Ｎ型ＭＯＳトランジスタ２４のゲー
トに供給されており、またドレイン結合点がインバータ
１の出力となっている。
続されたＰ型ＭＯＳトランジスタ２３とＮ型ＭＯＳトラ
ンジスタ２４とからなる。遅延回路の入力はＰ型ＭＯＳ
トランジスタ２３、Ｎ型ＭＯＳトランジスタ２４のゲー
トに供給されており、またドレイン結合点がインバータ
１の出力となっている。
【０００５】第２のインバータ２２は同様にドレインが
接続されたＰ型ＭＯＳトランジスタ２５とＮ型ＭＯＳト
ランジスタ２６とからなる。第１のインバータ２１の出
力がＰ型ＭＯＳトランジスタ２５、Ｎ型ＭＯＳトランジ
スタ２６のゲートに供給されており、ドレイン結合点が
遅延回路の出力となっている。
接続されたＰ型ＭＯＳトランジスタ２５とＮ型ＭＯＳト
ランジスタ２６とからなる。第１のインバータ２１の出
力がＰ型ＭＯＳトランジスタ２５、Ｎ型ＭＯＳトランジ
スタ２６のゲートに供給されており、ドレイン結合点が
遅延回路の出力となっている。
【０００６】第１のインバータ２１の出力にはＰ型ＭＯ
Ｓキャパシタ２８、Ｎ型ＭＯＳキャパシタ２８が接続さ
れており、結局、第１のインバータ２１の出力にはＰ型
ＭＯＳキャパシタ２７及びＮ型ＭＯＳキャパシタ２８
と、第２のインバータ２２を構成するＰ型ＭＯＳトラン
ジスタ２５、Ｎ型ＭＯＳトランジスタ２６のゲート容量
からなるコンデンサが存在する。
Ｓキャパシタ２８、Ｎ型ＭＯＳキャパシタ２８が接続さ
れており、結局、第１のインバータ２１の出力にはＰ型
ＭＯＳキャパシタ２７及びＮ型ＭＯＳキャパシタ２８
と、第２のインバータ２２を構成するＰ型ＭＯＳトラン
ジスタ２５、Ｎ型ＭＯＳトランジスタ２６のゲート容量
からなるコンデンサが存在する。
【０００７】インバータの２１の入力がロー（ＧＮＤ）
レベルからハイ（ＶＣＣ）レベルへ瞬時に変化したと
き、Ｐ型ＭＯＳトランジスタ２３がオフ、Ｎ型ＭＯＳト
ランジスタ２４がオンし、ハイレベルであったインバー
タ２１の出力はＮ型ＭＯＳトランジスタ２４のオン抵抗
によりＧＮＤへ接続される。すなわちインバータ２１の
出力電圧はコンデンサとオン抵抗により緩やかに低下し
ていき、インバータ２２の反転電圧を下回ったときイン
バータ２２の出力はローレベルからハイレベルへ変化す
る。このときの遅延時間は、Ｎ型ＭＯＳトランジスタ２
３のオン抵抗をＲｎ、コンデンサの全容量値をＣ、イン
バータ２２の反転電圧を１／２ＶＣＣとしたとき約 0.7
ＲｎＣである。インバータ２１の入力がハイレベルから
ローレベルへ変化するときも同様に遅延し、遅延時間
は、Ｐ型ＭＯＳトランジスタ２３のオン抵抗をＲｐとし
たとき約 0.7ＲｐＣである。
レベルからハイ（ＶＣＣ）レベルへ瞬時に変化したと
き、Ｐ型ＭＯＳトランジスタ２３がオフ、Ｎ型ＭＯＳト
ランジスタ２４がオンし、ハイレベルであったインバー
タ２１の出力はＮ型ＭＯＳトランジスタ２４のオン抵抗
によりＧＮＤへ接続される。すなわちインバータ２１の
出力電圧はコンデンサとオン抵抗により緩やかに低下し
ていき、インバータ２２の反転電圧を下回ったときイン
バータ２２の出力はローレベルからハイレベルへ変化す
る。このときの遅延時間は、Ｎ型ＭＯＳトランジスタ２
３のオン抵抗をＲｎ、コンデンサの全容量値をＣ、イン
バータ２２の反転電圧を１／２ＶＣＣとしたとき約 0.7
ＲｎＣである。インバータ２１の入力がハイレベルから
ローレベルへ変化するときも同様に遅延し、遅延時間
は、Ｐ型ＭＯＳトランジスタ２３のオン抵抗をＲｐとし
たとき約 0.7ＲｐＣである。
【０００８】
【発明が解決しようとする課題】従来技術において遅延
時間を決定するＭＯＳトランジスタのオン抵抗、ＭＯＳ
キャパシタの容量、インバータの反転電圧等のパラメー
ターが、製造時のばらつき、デバイス温度、電源電圧に
よって異なり、結果として正確な遅延時間が得られなか
った。また、そのようなパルス遅延回路を用いるため、
位相を正確に発生するクロック発生器を構成することが
できなかった。
時間を決定するＭＯＳトランジスタのオン抵抗、ＭＯＳ
キャパシタの容量、インバータの反転電圧等のパラメー
ターが、製造時のばらつき、デバイス温度、電源電圧に
よって異なり、結果として正確な遅延時間が得られなか
った。また、そのようなパルス遅延回路を用いるため、
位相を正確に発生するクロック発生器を構成することが
できなかった。
【０００９】また、これとは別に、マイクロプロセッサ
のクロック発生器は、複数の位相を発生させるために出
力クロックの周波数よりも整数倍だけ高い周波数のクロ
ック入力を必要としているが、このことが高速化の障害
となり、更に消費電力の損失にもなっていた。
のクロック発生器は、複数の位相を発生させるために出
力クロックの周波数よりも整数倍だけ高い周波数のクロ
ック入力を必要としているが、このことが高速化の障害
となり、更に消費電力の損失にもなっていた。
【００１０】従って、本発明の目的は、パルス信号の立
ち上がり遅延時間と立ち下がり遅延時間とをそれぞれ独
立して制御することにより正確な遅延時間を得ることが
できるパルス遅延回路を提供することにあり、またその
応用として位相の正確なクロック発生器を提供すること
である。
ち上がり遅延時間と立ち下がり遅延時間とをそれぞれ独
立して制御することにより正確な遅延時間を得ることが
できるパルス遅延回路を提供することにあり、またその
応用として位相の正確なクロック発生器を提供すること
である。
【００１１】
【課題を解決するための手段】上記目的は、本発明によ
れば、クロック信号を入力して入力と位相の異なる１ま
たは複数のクロック信号を発生するクロック発生回路に
おいて、パルス信号を入力して所定の期間だけ遅延した
遅延出力を得るＣＭＯＳパルス遅延回路であって、遅延
を発生するインバータの２つのスイッチ手段のそれぞれ
にオン抵抗を可変にするための電圧制御可変抵抗素子を
直列に配置したＣＭＯＳパルス遅延回路を複数個縦列に
用い、入力クロック信号の１周期間の遅延を得る回路
と、入力クロック信号と、前記回路により１周期遅延さ
れたクロック信号の位相誤差を検出して、位相誤差が小
さくなるように、前記回路を構成する前記ＣＭＯＳパル
ス遅延回路の各々の電圧制御可変抵抗素子に印加する制
御電圧を増減させる制御回路とから構成されることを特
徴とするクロック発生回路によって達成される。
れば、クロック信号を入力して入力と位相の異なる１ま
たは複数のクロック信号を発生するクロック発生回路に
おいて、パルス信号を入力して所定の期間だけ遅延した
遅延出力を得るＣＭＯＳパルス遅延回路であって、遅延
を発生するインバータの２つのスイッチ手段のそれぞれ
にオン抵抗を可変にするための電圧制御可変抵抗素子を
直列に配置したＣＭＯＳパルス遅延回路を複数個縦列に
用い、入力クロック信号の１周期間の遅延を得る回路
と、入力クロック信号と、前記回路により１周期遅延さ
れたクロック信号の位相誤差を検出して、位相誤差が小
さくなるように、前記回路を構成する前記ＣＭＯＳパル
ス遅延回路の各々の電圧制御可変抵抗素子に印加する制
御電圧を増減させる制御回路とから構成されることを特
徴とするクロック発生回路によって達成される。
【００１２】
【００１３】
【作用】上記構成にてなるＣＭＯＳパルス遅延回路によ
れば遅延を発生するインバータの２つのスイッチ手段の
オン抵抗は電圧制御可変抵抗素子の抵抗値、従ってこの
抵抗素子に印加される制御電圧によって可変とされる。
遅延回路の遅延時間は前述のオン抵抗に比例するので、
結局遅延時間は電圧制御可変抵抗素子に印加する制御電
圧によって制御されることになる。２つのスイッチ手段
の一方に直列に配置された抵抗素子の抵抗値を増減させ
ることにより立ち下がり遅延時間が制御され、他方のス
イッチ手段に直列に配置された抵抗素子の抵抗値を増減
させることにより立ち上がり遅延時間が制御される。
れば遅延を発生するインバータの２つのスイッチ手段の
オン抵抗は電圧制御可変抵抗素子の抵抗値、従ってこの
抵抗素子に印加される制御電圧によって可変とされる。
遅延回路の遅延時間は前述のオン抵抗に比例するので、
結局遅延時間は電圧制御可変抵抗素子に印加する制御電
圧によって制御されることになる。２つのスイッチ手段
の一方に直列に配置された抵抗素子の抵抗値を増減させ
ることにより立ち下がり遅延時間が制御され、他方のス
イッチ手段に直列に配置された抵抗素子の抵抗値を増減
させることにより立ち上がり遅延時間が制御される。
【００１４】このような遅延回路をクロック発生回路に
用いた場合は、制御回路によって入力クロック信号と、
１周期遅延されたクロック信号の位相誤差を検出して、
位相誤差が小さくなるように、各段を構成するＣＭＯＳ
パルス遅延回路の各々の電圧制御可変抵抗素子に印加す
る制御電圧を増減させるので、遅延回路１段当たりの遅
延時間は正確にクロック１周期の整数分の１となる。
用いた場合は、制御回路によって入力クロック信号と、
１周期遅延されたクロック信号の位相誤差を検出して、
位相誤差が小さくなるように、各段を構成するＣＭＯＳ
パルス遅延回路の各々の電圧制御可変抵抗素子に印加す
る制御電圧を増減させるので、遅延回路１段当たりの遅
延時間は正確にクロック１周期の整数分の１となる。
【００１５】
【実施例】本発明による遅延時間を電圧で制御する機能
を持つ遅延回路の実施例を図１に示す。
を持つ遅延回路の実施例を図１に示す。
【００１６】遅延回路は、全体としては、１つの入力端
子Ｉと、同じく１つの出力端子Ｏと、２つの制御端子
Ａ、Ｂを備えており、インバータ１と、インバータ２と
から構成されている。
子Ｉと、同じく１つの出力端子Ｏと、２つの制御端子
Ａ、Ｂを備えており、インバータ１と、インバータ２と
から構成されている。
【００１７】インバータ１はＰ型ＭＯＳスイッチ部３か
ら５とＮ型ＭＯＳスイッチ部６から８にて構成されてい
る。Ｐ型ＭＯＳトランジスタ３のソースには高電位側の
電源電圧ＶＣＣが引加されておりドレインはＰ型ＭＯＳ
トランジスタ４のソースに接続されている。Ｐ型ＭＯＳ
トランジスタ４のドレインはＮ型ＭＯＳトランジスタ７
のドレインに、Ｎ型ＭＯＳトランジスタ７のソースはＮ
型ＭＯＳトランジスタ６のドレインにそれぞれ接続され
ている。Ｐ型ＭＯＳトランジスタ４とＮ型ＭＯＳトラン
ジスタ７のドレイン接続点がインバータ１の出力となっ
ている。また、Ｐ型ＭＯＳトランジスタ４のソース−ド
レイン間には並列にＰ型ＭＯＳトランジスタ５が接続さ
れており、Ｎ型ＭＯＳトランジスタ７のソース−ドレイ
ン間には並列にＮ型ＭＯＳトランジスタ８が接続されて
いる。Ｐ型ＭＯＳトランジスタ４のゲートは制御端子Ａ
に、Ｎ型ＭＯＳトランジスタ７のゲートは制御端子Ｂに
それぞれ接続されている。Ｐ型ＭＯＳトランジスタ５の
ゲートにはＧＮＤがＮ型ＭＯＳトランジスタ８のゲート
にはＶＣＣがそれぞれ接続されている。Ｎ型ＭＯＳトラ
ンジスタ６のドレインは低電位側の電源電圧ＧＮＤに接
続されており、Ｐ型ＭＯＳトランジスタ３とＮ型ＭＯＳ
トランジスタ６のゲートは入力端子Ｉに接続されてい
る。
ら５とＮ型ＭＯＳスイッチ部６から８にて構成されてい
る。Ｐ型ＭＯＳトランジスタ３のソースには高電位側の
電源電圧ＶＣＣが引加されておりドレインはＰ型ＭＯＳ
トランジスタ４のソースに接続されている。Ｐ型ＭＯＳ
トランジスタ４のドレインはＮ型ＭＯＳトランジスタ７
のドレインに、Ｎ型ＭＯＳトランジスタ７のソースはＮ
型ＭＯＳトランジスタ６のドレインにそれぞれ接続され
ている。Ｐ型ＭＯＳトランジスタ４とＮ型ＭＯＳトラン
ジスタ７のドレイン接続点がインバータ１の出力となっ
ている。また、Ｐ型ＭＯＳトランジスタ４のソース−ド
レイン間には並列にＰ型ＭＯＳトランジスタ５が接続さ
れており、Ｎ型ＭＯＳトランジスタ７のソース−ドレイ
ン間には並列にＮ型ＭＯＳトランジスタ８が接続されて
いる。Ｐ型ＭＯＳトランジスタ４のゲートは制御端子Ａ
に、Ｎ型ＭＯＳトランジスタ７のゲートは制御端子Ｂに
それぞれ接続されている。Ｐ型ＭＯＳトランジスタ５の
ゲートにはＧＮＤがＮ型ＭＯＳトランジスタ８のゲート
にはＶＣＣがそれぞれ接続されている。Ｎ型ＭＯＳトラ
ンジスタ６のドレインは低電位側の電源電圧ＧＮＤに接
続されており、Ｐ型ＭＯＳトランジスタ３とＮ型ＭＯＳ
トランジスタ６のゲートは入力端子Ｉに接続されてい
る。
【００１８】入力端子Ｉと制御端子Ａとの間にはＰ型Ｍ
ＯＳキャパシタ９が挿入されており、入力端子Ｉと制御
端子Ｂとの間にはＮ型ＭＯＳキャパシタ１０が挿入され
ている。
ＯＳキャパシタ９が挿入されており、入力端子Ｉと制御
端子Ｂとの間にはＮ型ＭＯＳキャパシタ１０が挿入され
ている。
【００１９】Ｐ型ＭＯＳキャパシタ９、Ｎ型ＭＯＳキャ
パシタ１０は、端子Ａ，ＢがそれぞれＰ型ＭＯＳトラン
ジスタ４、Ｎ型ＭＯＳトランジスタ７のゲート−ドレイ
ン間容量によって、インバータ１の出力と結合している
ために、端子Ａ，Ｂをハイインピーダンス状態にしたと
き、制御電圧が変化してしまう現象を防止する機能を持
つ。
パシタ１０は、端子Ａ，ＢがそれぞれＰ型ＭＯＳトラン
ジスタ４、Ｎ型ＭＯＳトランジスタ７のゲート−ドレイ
ン間容量によって、インバータ１の出力と結合している
ために、端子Ａ，Ｂをハイインピーダンス状態にしたと
き、制御電圧が変化してしまう現象を防止する機能を持
つ。
【００２０】Ｐ型ＭＯＳキャパシタ９はＰ型ＭＯＳトラ
ンジスタ４と同じ大きさ、Ｎ型ＭＯＳキャパシタ１０は
Ｎ型ＭＯＳトランジスタ２と同じ大きさにする。端子
Ａ，Ｂが常時ローインピーダンスで駆動されるときには
特にＰ型ＭＯＳキャパシタ９、Ｎ型ＭＯＳキャパシタ１
０は必要でない。
ンジスタ４と同じ大きさ、Ｎ型ＭＯＳキャパシタ１０は
Ｎ型ＭＯＳトランジスタ２と同じ大きさにする。端子
Ａ，Ｂが常時ローインピーダンスで駆動されるときには
特にＰ型ＭＯＳキャパシタ９、Ｎ型ＭＯＳキャパシタ１
０は必要でない。
【００２１】上記の構成によれば、端子Ａに与えられる
電圧によりインバータ１のＰ型ＭＯＳスイッチ部のオン
抵抗を、端子Ｂに与えられる電圧によりインバータ２の
Ｎ型ＭＯＳスイッチ部のオン抵抗を変化させ得る。
電圧によりインバータ１のＰ型ＭＯＳスイッチ部のオン
抵抗を、端子Ｂに与えられる電圧によりインバータ２の
Ｎ型ＭＯＳスイッチ部のオン抵抗を変化させ得る。
【００２２】ここでＰ型ＭＯＳトランジスタ３、Ｎ型Ｍ
ＯＳトランジスタ６は入力信号によりオン、オフするス
イッチ機能を、Ｐ型ＭＯＳトランジスタ４、Ｎ型ＭＯＳ
トランジスタ７は電圧制御可変抵抗機能を、Ｐ型ＭＯＳ
トランジスタ５、Ｎ型ＭＯＳトランジスタ８は定抵抗と
しての機能を持つ。
ＯＳトランジスタ６は入力信号によりオン、オフするス
イッチ機能を、Ｐ型ＭＯＳトランジスタ４、Ｎ型ＭＯＳ
トランジスタ７は電圧制御可変抵抗機能を、Ｐ型ＭＯＳ
トランジスタ５、Ｎ型ＭＯＳトランジスタ８は定抵抗と
しての機能を持つ。
【００２３】Ｐ型ＭＯＳトランジスタ５、Ｎ型ＭＯＳト
ランジスタ８は省略されても目的の機能を実現できる
が、Ｐ型ＭＯＳトランジスタ４、Ｎ型ＭＯＳトランジス
タ７がオフする電圧が端子Ａ，Ｂに与えられたとき、入
力信号が伝達しないため、オン抵抗の最大値を制限する
ために設けられている。
ランジスタ８は省略されても目的の機能を実現できる
が、Ｐ型ＭＯＳトランジスタ４、Ｎ型ＭＯＳトランジス
タ７がオフする電圧が端子Ａ，Ｂに与えられたとき、入
力信号が伝達しないため、オン抵抗の最大値を制限する
ために設けられている。
【００２４】インバータ２はＰ型ＭＯＳトランジスタ１
１と、Ｎ型ＭＯＳトランジスタ１２とからなり、Ｐ型Ｍ
ＯＳトランジスタ１１のソースにはＶＣＣが引加されて
おりドレインはＮ型ＭＯＳトランジスタ１２のドレイン
に接続されている。Ｎ型ＭＯＳトランジスタ１２のソー
スはＧＮＤに接続されている。Ｐ型ＭＯＳトランジスタ
１１とＮ型ＭＯＳトランジスタ１２のゲートにはインバ
ータ１の出力、すなわちＰ型ＭＯＳトランジスタ４とＮ
型ＭＯＳトランジスタ７のドレイン接続点が接続されて
いる。Ｐ型ＭＯＳトランジスタ１１とＮ型ＭＯＳトラン
ジスタ１２のドレイン接続点はインバータ２の出力とな
っており、これが遅延回路の出力端子Ｏに接続されてい
る。
１と、Ｎ型ＭＯＳトランジスタ１２とからなり、Ｐ型Ｍ
ＯＳトランジスタ１１のソースにはＶＣＣが引加されて
おりドレインはＮ型ＭＯＳトランジスタ１２のドレイン
に接続されている。Ｎ型ＭＯＳトランジスタ１２のソー
スはＧＮＤに接続されている。Ｐ型ＭＯＳトランジスタ
１１とＮ型ＭＯＳトランジスタ１２のゲートにはインバ
ータ１の出力、すなわちＰ型ＭＯＳトランジスタ４とＮ
型ＭＯＳトランジスタ７のドレイン接続点が接続されて
いる。Ｐ型ＭＯＳトランジスタ１１とＮ型ＭＯＳトラン
ジスタ１２のドレイン接続点はインバータ２の出力とな
っており、これが遅延回路の出力端子Ｏに接続されてい
る。
【００２５】インバータ１の出力にはＰ型ＭＯＳトラン
ジスタ１１、Ｎ型ＭＯＳトランジスタ１２のゲート容量
や、インバータ１自身の出力容量からなるキャパシタＣ
が構成されている。さらに大きな容量値が必要な場合、
従来技術で用いられているようなＭＯＳキャパシタを接
続するとよい。
ジスタ１１、Ｎ型ＭＯＳトランジスタ１２のゲート容量
や、インバータ１自身の出力容量からなるキャパシタＣ
が構成されている。さらに大きな容量値が必要な場合、
従来技術で用いられているようなＭＯＳキャパシタを接
続するとよい。
【００２６】インバータ２はインバータ１のオン抵抗と
キャパシタＣにより緩やかに変化する波形の中間電圧を
中心に急峻な波形を整形する機能を持つ。インバータ２
の出力にさらに偶数個のインバータを付加し、より急激
な波形に整形してもよい。
キャパシタＣにより緩やかに変化する波形の中間電圧を
中心に急峻な波形を整形する機能を持つ。インバータ２
の出力にさらに偶数個のインバータを付加し、より急激
な波形に整形してもよい。
【００２７】上記構成によれば、入力端子に印加される
入力信号がローレベルからハイレベルへ瞬時に変化した
とき、Ｐ型ＭＯＳトランジスタ３がオフ、Ｎ型ＭＯＳト
ランジスタ６がオンし、ハイレベルであったインバータ
１の出力は、電圧制御可変抵抗としてのＮ型ＭＯＳトラ
ンジスタ７とＮ型ＭＯＳトランジスタ６のオン抵抗とに
よりＧＮＤへ接続される。Ｎ型ＭＯＳトランジスタ７の
抵抗としての値はゲートに印加される制御電圧に依存
し、Ｎ型ＭＯＳトランジスタ７のオン抵抗値までの任意
の値を取り得る。このときのインバータ１のオン抵抗は
Ｎ型ＭＯＳトランジスタ７の抵抗としての値とＮ型ＭＯ
Ｓトランジスタ６のオン抵抗との和となるので、結局イ
ンバータ１のオン抵抗は制御端子Ｂに印加する制御電圧
に基づき変化することになる。
入力信号がローレベルからハイレベルへ瞬時に変化した
とき、Ｐ型ＭＯＳトランジスタ３がオフ、Ｎ型ＭＯＳト
ランジスタ６がオンし、ハイレベルであったインバータ
１の出力は、電圧制御可変抵抗としてのＮ型ＭＯＳトラ
ンジスタ７とＮ型ＭＯＳトランジスタ６のオン抵抗とに
よりＧＮＤへ接続される。Ｎ型ＭＯＳトランジスタ７の
抵抗としての値はゲートに印加される制御電圧に依存
し、Ｎ型ＭＯＳトランジスタ７のオン抵抗値までの任意
の値を取り得る。このときのインバータ１のオン抵抗は
Ｎ型ＭＯＳトランジスタ７の抵抗としての値とＮ型ＭＯ
Ｓトランジスタ６のオン抵抗との和となるので、結局イ
ンバータ１のオン抵抗は制御端子Ｂに印加する制御電圧
に基づき変化することになる。
【００２８】インバータ１の出力電圧はコンデンサとイ
ンバータ１のオン抵抗により緩やかに低下していき、イ
ンバータ２の反転電圧を下回ったときインバータ２の出
力はローレベルからハイレベルへ変化する。
ンバータ１のオン抵抗により緩やかに低下していき、イ
ンバータ２の反転電圧を下回ったときインバータ２の出
力はローレベルからハイレベルへ変化する。
【００２９】このときの遅延時間は、インバータ１のオ
ン抵抗をＲｎ´、コンデンサの全容量値をＣ、インバー
タ２の反転電圧を１／２ＶＣＣとしたとき約 0.7Ｒｎ´
Ｃであり、インバータ１のオン抵抗Ｒｎ´に比例する。
従って、制御端子Ｂに印加する制御電圧を変化させるこ
とにより、立ち上がり遅延量を制御し得る。この場合、
制御電圧を増加させると、Ｎ型ＭＯＳトランジスタ７の
抵抗値は減少し、その結果遅延量は減少し、一方制御電
圧を減少させると、Ｎ型ＭＯＳトランジスタ７の抵抗値
は増加し、その結果立ち上がり遅延量は増加する。
ン抵抗をＲｎ´、コンデンサの全容量値をＣ、インバー
タ２の反転電圧を１／２ＶＣＣとしたとき約 0.7Ｒｎ´
Ｃであり、インバータ１のオン抵抗Ｒｎ´に比例する。
従って、制御端子Ｂに印加する制御電圧を変化させるこ
とにより、立ち上がり遅延量を制御し得る。この場合、
制御電圧を増加させると、Ｎ型ＭＯＳトランジスタ７の
抵抗値は減少し、その結果遅延量は減少し、一方制御電
圧を減少させると、Ｎ型ＭＯＳトランジスタ７の抵抗値
は増加し、その結果立ち上がり遅延量は増加する。
【００３０】また、入力端子に印加される入力信号がハ
イレベルからローレベルへ瞬時に変化したときは、Ｐ型
ＭＯＳトランジスタ３がオン、Ｎ型ＭＯＳトランジスタ
６がオフし、ローレベルであったインバータ１の出力
は、電圧制御可変抵抗としてのＰ型ＭＯＳトランジスタ
４とＰ型ＭＯＳトランジスタ３のオン抵抗とによりＶＣ
Ｃへ接続される。Ｐ型ＭＯＳトランジスタ４の抵抗とし
ての値はゲートに印加される制御電圧に依存し、Ｐ型Ｍ
ＯＳトランジスタ４のオン抵抗値までの任意の値を取り
得る。このときのインバータ１のオン抵抗はＰ型ＭＯＳ
トランジスタ４の抵抗としての値とＰ型ＭＯＳトランジ
スタ３のオン抵抗との和となるので、結局インバータ１
のオン抵抗は制御端子Ａに印加する制御電圧に基づき変
化することになる。
イレベルからローレベルへ瞬時に変化したときは、Ｐ型
ＭＯＳトランジスタ３がオン、Ｎ型ＭＯＳトランジスタ
６がオフし、ローレベルであったインバータ１の出力
は、電圧制御可変抵抗としてのＰ型ＭＯＳトランジスタ
４とＰ型ＭＯＳトランジスタ３のオン抵抗とによりＶＣ
Ｃへ接続される。Ｐ型ＭＯＳトランジスタ４の抵抗とし
ての値はゲートに印加される制御電圧に依存し、Ｐ型Ｍ
ＯＳトランジスタ４のオン抵抗値までの任意の値を取り
得る。このときのインバータ１のオン抵抗はＰ型ＭＯＳ
トランジスタ４の抵抗としての値とＰ型ＭＯＳトランジ
スタ３のオン抵抗との和となるので、結局インバータ１
のオン抵抗は制御端子Ａに印加する制御電圧に基づき変
化することになる。
【００３１】インバータ１の出力電圧はコンデンサとイ
ンバータ１のオン抵抗により緩やかに上昇していき、イ
ンバータ２の反転電圧を上回ったときインバータ２の出
力はハイレベルからローレベルへ変化する。
ンバータ１のオン抵抗により緩やかに上昇していき、イ
ンバータ２の反転電圧を上回ったときインバータ２の出
力はハイレベルからローレベルへ変化する。
【００３２】このときの遅延時間は、インバータ１のオ
ン抵抗をＲｐ´、コンデンサの全容量値をＣ、インバー
タ２の反転電圧を１／２ＶＣＣとしたとき約 0.7Ｒｐ´
Ｃであり、インバータ１のオン抵抗Ｒｐ´に比例する。
従って、制御端子Ａに印加する制御電圧を変化させるこ
とにより、立ち下がり遅延量を制御し得る。この場合、
制御電圧を減少させると、Ｐ型ＭＯＳトランジスタ４の
抵抗値が減少し、その結果遅延量は減少し、一方、制御
電圧を増加させるとＰ型ＭＯＳトランジスタ４の抵抗値
が増加し、その結果立ち下がり遅延量は増加する。
ン抵抗をＲｐ´、コンデンサの全容量値をＣ、インバー
タ２の反転電圧を１／２ＶＣＣとしたとき約 0.7Ｒｐ´
Ｃであり、インバータ１のオン抵抗Ｒｐ´に比例する。
従って、制御端子Ａに印加する制御電圧を変化させるこ
とにより、立ち下がり遅延量を制御し得る。この場合、
制御電圧を減少させると、Ｐ型ＭＯＳトランジスタ４の
抵抗値が減少し、その結果遅延量は減少し、一方、制御
電圧を増加させるとＰ型ＭＯＳトランジスタ４の抵抗値
が増加し、その結果立ち下がり遅延量は増加する。
【００３３】以上、詳述したように本実施例のＣＭＯＳ
パルス遅延回路によれば、パルス信号の立ち上がり遅延
時間と立ち下がり遅延時間とをそれぞれ独立して制御す
ることが可能となり、より正確な遅延時間を得ることが
できる。
パルス遅延回路によれば、パルス信号の立ち上がり遅延
時間と立ち下がり遅延時間とをそれぞれ独立して制御す
ることが可能となり、より正確な遅延時間を得ることが
できる。
【００３４】次に、上記の遅延回路を用いたクロック発
生回路の実施例を図３に示す。図３において遅延回路１
から８は図１に示された遅延回路であり、それぞれ入力
端子Ｉ、出力端子Ｏ、制御端子Ａ、Ｂを備える。
生回路の実施例を図３に示す。図３において遅延回路１
から８は図１に示された遅延回路であり、それぞれ入力
端子Ｉ、出力端子Ｏ、制御端子Ａ、Ｂを備える。
【００３５】８個の遅延回路３１から３８により入力ク
ロック１周期だけの遅延時間を得る。初段の遅延回路３
１の入力端子Ｉには入力クロックが供給されており、２
段目から８段目まで遅延回路３２から３８の入力端子に
は前段の出力が入力されている。最終段（８段目）の遅
延回路３８の出力は制御回路３９のＣＬＫ２入力に供給
されている。制御回路３９のＣＬＫ１入力には入力クロ
ックが供給されている。制御回路３９は例えば図４に示
されるような回路であり、２つの出力Ａ、Ｂを有し、出
力Ａは遅延回路３１から３８の制御端子Ａに、出力Ｂは
同じく制御端子Ｂに接続されている。遅延回路３９は入
力クロックと１周期遅延したクロックとの位相誤差を検
出して誤差を小さくなるように遅延回路３１から３８の
制御端子Ａ，Ｂの電圧を増減させる。
ロック１周期だけの遅延時間を得る。初段の遅延回路３
１の入力端子Ｉには入力クロックが供給されており、２
段目から８段目まで遅延回路３２から３８の入力端子に
は前段の出力が入力されている。最終段（８段目）の遅
延回路３８の出力は制御回路３９のＣＬＫ２入力に供給
されている。制御回路３９のＣＬＫ１入力には入力クロ
ックが供給されている。制御回路３９は例えば図４に示
されるような回路であり、２つの出力Ａ、Ｂを有し、出
力Ａは遅延回路３１から３８の制御端子Ａに、出力Ｂは
同じく制御端子Ｂに接続されている。遅延回路３９は入
力クロックと１周期遅延したクロックとの位相誤差を検
出して誤差を小さくなるように遅延回路３１から３８の
制御端子Ａ，Ｂの電圧を増減させる。
【００３６】制御回路３９は図４に示すように、ＣＬＫ
１入力に印加される信号と、ＣＬＫ２入力に印加される
信号の反転信号とが入力される２入力ＡＮＤ回路４１
と、ＣＬＫ２入力に印加される信号と、ＣＬＫ１入力に
印加される信号の反転信号とが入力される２入力ＡＮＤ
回路４２とを備えている。これらの２入力ＡＮＤ回路４
１、４２は位相誤差を検出する為のものである。
１入力に印加される信号と、ＣＬＫ２入力に印加される
信号の反転信号とが入力される２入力ＡＮＤ回路４１
と、ＣＬＫ２入力に印加される信号と、ＣＬＫ１入力に
印加される信号の反転信号とが入力される２入力ＡＮＤ
回路４２とを備えている。これらの２入力ＡＮＤ回路４
１、４２は位相誤差を検出する為のものである。
【００３７】また制御回路９は、ＣＬＫ２入力に印加さ
れる信号がゲートに供給されるＰ型ＭＯＳトランジスタ
４３及びＮ型ＭＯＳトランジスタ４４と、ＣＬＫ１入力
に印加される信号がゲートに供給されるＰ型ＭＯＳトラ
ンジスタ４５及びＮ型ＭＯＳトランジスタ４６とを備え
ている。Ｐ型ＭＯＳトランジスタ４３のソースはＶＣＣ
に、ドレインはＰ型ＭＯＳトランジスタ４５のソースに
接続されており、Ｐ型ＭＯＳトランジスタ４５のドレイ
ンはＮ型ＭＯＳトランジスタ４６のドレインに接続され
ている。Ｎ型ＭＯＳトランジスタ４６のソースはＮ型Ｍ
ＯＳトランジスタ４４のドレインに接続されており、Ｎ
型ＭＯＳトランジスタ４４のソースはＧＮＤに接続され
ている。これらのＭＯＳトランジスタ４３から４６は、
立ち下がり遅延誤差か、立ち上がり遅延誤差かを検出す
るためのもので、すなわち２つの出力端子Ａ、Ｂのうち
のいずれかを選択するためのものである。
れる信号がゲートに供給されるＰ型ＭＯＳトランジスタ
４３及びＮ型ＭＯＳトランジスタ４４と、ＣＬＫ１入力
に印加される信号がゲートに供給されるＰ型ＭＯＳトラ
ンジスタ４５及びＮ型ＭＯＳトランジスタ４６とを備え
ている。Ｐ型ＭＯＳトランジスタ４３のソースはＶＣＣ
に、ドレインはＰ型ＭＯＳトランジスタ４５のソースに
接続されており、Ｐ型ＭＯＳトランジスタ４５のドレイ
ンはＮ型ＭＯＳトランジスタ４６のドレインに接続され
ている。Ｎ型ＭＯＳトランジスタ４６のソースはＮ型Ｍ
ＯＳトランジスタ４４のドレインに接続されており、Ｎ
型ＭＯＳトランジスタ４４のソースはＧＮＤに接続され
ている。これらのＭＯＳトランジスタ４３から４６は、
立ち下がり遅延誤差か、立ち上がり遅延誤差かを検出す
るためのもので、すなわち２つの出力端子Ａ、Ｂのうち
のいずれかを選択するためのものである。
【００３８】制御回路９はさらに、ＡＮＤ回路４１から
の出力と、Ｐ型ＭＯＳトランジスタ１１、Ｎ型ＭＯＳト
ランジスタ１１のドレイン接続点の信号の反転信号（第
１反転信号）とが入力されるＮＡＮＤ回路４７と、ＡＮ
Ｄ回路４２からの出力と、前記第１反転信号とが入力さ
れるＡＮＤ回路４８と、ＡＮＤ回路４１からの出力と、
前記第１反転信号のさらに反転信号（第２反転信号）が
入力されるＮＡＮＤ回路４９と、ＡＮＤ回路４２からの
出力と、前記の第２反転信号が入力されるＡＮＤ回路５
０とを備えている。これらＮＡＮＤ回路４７、４９、Ａ
ＮＤ回路４８、５０はクロックの立ち下がり遅延量、立
ち上がり遅延量に応じたパルスを発生するためのもので
ある。
の出力と、Ｐ型ＭＯＳトランジスタ１１、Ｎ型ＭＯＳト
ランジスタ１１のドレイン接続点の信号の反転信号（第
１反転信号）とが入力されるＮＡＮＤ回路４７と、ＡＮ
Ｄ回路４２からの出力と、前記第１反転信号とが入力さ
れるＡＮＤ回路４８と、ＡＮＤ回路４１からの出力と、
前記第１反転信号のさらに反転信号（第２反転信号）が
入力されるＮＡＮＤ回路４９と、ＡＮＤ回路４２からの
出力と、前記の第２反転信号が入力されるＡＮＤ回路５
０とを備えている。これらＮＡＮＤ回路４７、４９、Ａ
ＮＤ回路４８、５０はクロックの立ち下がり遅延量、立
ち上がり遅延量に応じたパルスを発生するためのもので
ある。
【００３９】ＮＡＮＤ回路４７の出力（ＶＰ１）はＰ型
ＭＯＳトランジスタ５１のゲートに入力されており、Ａ
ＮＤ回路４８の出力（ＶＮ１）はＮ型ＭＯＳトランジス
タ５２に入力されている。Ｐ型ＭＯＳトランジスタ５１
のソースはＶＣＣに接続され、ドレインはＮ型ＭＯＳト
ランジスタ５２のドレインに接続されている。Ｎ型ＭＯ
Ｓトランジスタ１２のソースはＧＮＤに接続されてお
り、Ｐ型ＭＯＳトランジスタ５１とＮ型ＭＯＳトランジ
スタ５２のドレイン接続点は出力端子Ａに接続されてい
る。
ＭＯＳトランジスタ５１のゲートに入力されており、Ａ
ＮＤ回路４８の出力（ＶＮ１）はＮ型ＭＯＳトランジス
タ５２に入力されている。Ｐ型ＭＯＳトランジスタ５１
のソースはＶＣＣに接続され、ドレインはＮ型ＭＯＳト
ランジスタ５２のドレインに接続されている。Ｎ型ＭＯ
Ｓトランジスタ１２のソースはＧＮＤに接続されてお
り、Ｐ型ＭＯＳトランジスタ５１とＮ型ＭＯＳトランジ
スタ５２のドレイン接続点は出力端子Ａに接続されてい
る。
【００４０】ＮＡＮＤ回路４９の出力（ＶＰ２）はＰ型
ＭＯＳトランジスタ５３のゲートに入力されており、Ａ
ＮＤ回路５０の出力（ＶＮ２）はＮ型ＭＯＳトランジス
タ５４に入力されている。Ｐ型ＭＯＳトランジスタ５３
のソースはＶＣＣに接続され、ドレインはＮ型ＭＯＳト
ランジスタ５４のドレインに接続されている。Ｎ型ＭＯ
Ｓトランジスタ５３のソースはＧＮＤに接続されてお
り、Ｐ型ＭＯＳトランジスタ５３とＮ型ＭＯＳトランジ
スタ５４のドレイン接続点は出力端子Ｂに接続されてい
る。
ＭＯＳトランジスタ５３のゲートに入力されており、Ａ
ＮＤ回路５０の出力（ＶＮ２）はＮ型ＭＯＳトランジス
タ５４に入力されている。Ｐ型ＭＯＳトランジスタ５３
のソースはＶＣＣに接続され、ドレインはＮ型ＭＯＳト
ランジスタ５４のドレインに接続されている。Ｎ型ＭＯ
Ｓトランジスタ５３のソースはＧＮＤに接続されてお
り、Ｐ型ＭＯＳトランジスタ５３とＮ型ＭＯＳトランジ
スタ５４のドレイン接続点は出力端子Ｂに接続されてい
る。
【００４１】図５は図４で示された制御回路の動作を説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【００４２】図５（ａ）はクロックの立ち下がり遅延が
クロック１周期よりも大きいときの動作を示している。
この場合、誤差部分では、ＡＮＤ回路４１からの出力は
ロー、ＡＮＤ回路４２からの出力はハイ、前記した第１
反転出力はハイなので、内部信号ＶＮ１に誤差に比例し
た幅の正のパルスが発生しＮ型ＭＯＳトランジスタ５２
をオンさせるので、端子Ａの電圧は低下する。端子Ａの
電圧を低下させると、各遅延回路のＰ型ＭＯＳトランジ
スタ４の抵抗値が減少し、その結果として遅延量は減少
し、全体としてクロックの立ち下がり遅延誤差は解消さ
れる。
クロック１周期よりも大きいときの動作を示している。
この場合、誤差部分では、ＡＮＤ回路４１からの出力は
ロー、ＡＮＤ回路４２からの出力はハイ、前記した第１
反転出力はハイなので、内部信号ＶＮ１に誤差に比例し
た幅の正のパルスが発生しＮ型ＭＯＳトランジスタ５２
をオンさせるので、端子Ａの電圧は低下する。端子Ａの
電圧を低下させると、各遅延回路のＰ型ＭＯＳトランジ
スタ４の抵抗値が減少し、その結果として遅延量は減少
し、全体としてクロックの立ち下がり遅延誤差は解消さ
れる。
【００４３】対して、図５（ｂ）のようにクロックの立
ち下がり遅延がクロック１周期よりも小さいとき、誤差
部分では、ＡＮＤ回路４１からの出力はハイ、ＡＮＤ回
路４２からの出力はロー、前記した第１反転出力はハイ
なので、内部信号ＶＰ１に誤差を比例した幅の負のパル
スが発生しＰ型ＭＯＳトランジスタ５１をオンさせるの
で、端子Ａの電圧は上昇する。端子Ａの電圧を上昇させ
ると、各遅延回路のＰ型ＭＯＳトランジスタ４の抵抗値
が増加し、その結果として遅延量は増加し、全体として
クロックの立ち下がり遅延誤差は解消される。
ち下がり遅延がクロック１周期よりも小さいとき、誤差
部分では、ＡＮＤ回路４１からの出力はハイ、ＡＮＤ回
路４２からの出力はロー、前記した第１反転出力はハイ
なので、内部信号ＶＰ１に誤差を比例した幅の負のパル
スが発生しＰ型ＭＯＳトランジスタ５１をオンさせるの
で、端子Ａの電圧は上昇する。端子Ａの電圧を上昇させ
ると、各遅延回路のＰ型ＭＯＳトランジスタ４の抵抗値
が増加し、その結果として遅延量は増加し、全体として
クロックの立ち下がり遅延誤差は解消される。
【００４４】クロック信号と１周期遅延されたクロック
信号とがともにハイまたはともにローの部分では、ＡＮ
Ｄ回路４１、４２からの出力がともにローとなり、ＶＰ
１、ＶＮ１にパルスが発生しない（ＶＰ１はハイ、ＶＮ
１はロー）。従って、Ｐ型ＭＯＳトランジスタ１２、Ｎ
型ＭＯＳトランジスタ１２の両方ともオフとなり端子Ａ
がハイインピーダンス状態になるため電圧値を保持する
ことができる。
信号とがともにハイまたはともにローの部分では、ＡＮ
Ｄ回路４１、４２からの出力がともにローとなり、ＶＰ
１、ＶＮ１にパルスが発生しない（ＶＰ１はハイ、ＶＮ
１はロー）。従って、Ｐ型ＭＯＳトランジスタ１２、Ｎ
型ＭＯＳトランジスタ１２の両方ともオフとなり端子Ａ
がハイインピーダンス状態になるため電圧値を保持する
ことができる。
【００４５】図５（ｃ）はクロックの立ち上がり遅延が
クロック１周期よりも大きいときの動作を示している。
この時、誤差部分では、ＡＮＤ回路４１からの出力はロ
ー、ＡＮＤ回路４２からの出力はハイ、前記した第２反
転出力はハイなので、内部信号ＶＰ２に誤差に比例した
幅の負のパルスが発生しＰ型ＭＯＳトランジスタ５３を
オンさせるので、端子Ｂの電圧は上昇する。端子Ｂの電
圧を上昇させると、各遅延回路のＮ型ＭＯＳトランジス
タ７の抵抗値が減少し、その結果として遅延量は減少
し、全体としてクロックの立ち上がり遅延誤差は解消さ
れる。
クロック１周期よりも大きいときの動作を示している。
この時、誤差部分では、ＡＮＤ回路４１からの出力はロ
ー、ＡＮＤ回路４２からの出力はハイ、前記した第２反
転出力はハイなので、内部信号ＶＰ２に誤差に比例した
幅の負のパルスが発生しＰ型ＭＯＳトランジスタ５３を
オンさせるので、端子Ｂの電圧は上昇する。端子Ｂの電
圧を上昇させると、各遅延回路のＮ型ＭＯＳトランジス
タ７の抵抗値が減少し、その結果として遅延量は減少
し、全体としてクロックの立ち上がり遅延誤差は解消さ
れる。
【００４６】対して、図５（ｄ）のようにクロックの立
ち上がり遅延がクロック１周期よりも小さいとき、誤差
部分では、ＡＮＤ回路４１からの出力はハイ、ＡＮＤ回
路４２からの出力はロー、前記した第２反転出力はハイ
なので、内部信号ＶＮ２に誤差に比例した幅の正のパル
スが発生しＮ型ＭＯＳトランジスタ５４をオンさせるの
で、端子Ｂの電圧は低下する。端子Ｂの電圧を低下させ
ると、各遅延回路のＮ型ＭＯＳトランジスタ７の抵抗値
が増大し、その結果として遅延量は減少し、全体として
クロックの立ち上がり遅延誤差は解消される。
ち上がり遅延がクロック１周期よりも小さいとき、誤差
部分では、ＡＮＤ回路４１からの出力はハイ、ＡＮＤ回
路４２からの出力はロー、前記した第２反転出力はハイ
なので、内部信号ＶＮ２に誤差に比例した幅の正のパル
スが発生しＮ型ＭＯＳトランジスタ５４をオンさせるの
で、端子Ｂの電圧は低下する。端子Ｂの電圧を低下させ
ると、各遅延回路のＮ型ＭＯＳトランジスタ７の抵抗値
が増大し、その結果として遅延量は減少し、全体として
クロックの立ち上がり遅延誤差は解消される。
【００４７】クロック信号と１周期遅延されたクロック
信号とがともにハイまたはともにローの部分では、ＡＮ
Ｄ回路４１、４２からの出力がともにローとなり、ＶＰ
２、ＶＮ２にパルスが発生しない（ＶＰ２はハイ、ＶＮ
２はロー）。従って、Ｐ型ＭＯＳトランジスタ５３、Ｎ
型ＭＯＳトランジスタ５４の両方ともオフとなり端子Ｂ
がハイインピーダンス状態になるため電圧を保持するこ
とができる。
信号とがともにハイまたはともにローの部分では、ＡＮ
Ｄ回路４１、４２からの出力がともにローとなり、ＶＰ
２、ＶＮ２にパルスが発生しない（ＶＰ２はハイ、ＶＮ
２はロー）。従って、Ｐ型ＭＯＳトランジスタ５３、Ｎ
型ＭＯＳトランジスタ５４の両方ともオフとなり端子Ｂ
がハイインピーダンス状態になるため電圧を保持するこ
とができる。
【００４８】以上の制御により、入力クロックと１周期
遅延したクロックの位相は自動的に正確に合わされ、φ
１からφ８の出力クロックの位相は正確に１／８の位相
誤差を持つことになる。
遅延したクロックの位相は自動的に正確に合わされ、φ
１からφ８の出力クロックの位相は正確に１／８の位相
誤差を持つことになる。
【００４９】以上、詳述したように本実施例のパルス発
生回路によれば正確なクロック位相を発生することがで
きる。
生回路によれば正確なクロック位相を発生することがで
きる。
【００５０】
【発明の効果】本発明によれば、遅延を発生するインバ
ータの２つのスイッチ手段のそれぞれにオン抵抗を可変
にするための電圧制御可変抵抗素子を直列に配置したの
で、精度の高いパルス遅延回路が容易に実現し、その応
用としてのクロック発生回路において、このＣＭＯＳパ
ルス遅延回路を複数個縦列に用い、入力クロック信号の
１周期間の遅延を得る回路と、入力クロック信号と、前
記回路により１周期遅延されたクロック信号の位相誤差
を検出して、位相誤差が小さくなるように、前記回路を
構成する上述のＣＭＯＳパルス遅延回路の各々の電圧制
御可変抵抗素子に印加する制御電圧を増減させる制御回
路とを備えるので、正確な位相のクロック発生器が構成
でき、しかもマイクロプロセッサ等のクロック周波数を
下げることができる。
ータの２つのスイッチ手段のそれぞれにオン抵抗を可変
にするための電圧制御可変抵抗素子を直列に配置したの
で、精度の高いパルス遅延回路が容易に実現し、その応
用としてのクロック発生回路において、このＣＭＯＳパ
ルス遅延回路を複数個縦列に用い、入力クロック信号の
１周期間の遅延を得る回路と、入力クロック信号と、前
記回路により１周期遅延されたクロック信号の位相誤差
を検出して、位相誤差が小さくなるように、前記回路を
構成する上述のＣＭＯＳパルス遅延回路の各々の電圧制
御可変抵抗素子に印加する制御電圧を増減させる制御回
路とを備えるので、正確な位相のクロック発生器が構成
でき、しかもマイクロプロセッサ等のクロック周波数を
下げることができる。
【図１】本発明にてなるＣＭＯＳパルス遅延回路の一実
施例を示す回路図である。
施例を示す回路図である。
【図２】ＣＭＯＳパルス遅延回路の従来例を示す回路図
である。
である。
【図３】本発明にてなるクロック発生回路の一実施例を
示す回路図である。
示す回路図である。
【図４】図３に示したクロック発生回路における制御回
路を詳細に示す回路図である。
路を詳細に示す回路図である。
【図５】図３に示す制御回路の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【符号の説明】 １、２ インバータ ３、４、５、１１ Ｐ型ＭＯＳトランジスタ ６、７、８、１２ Ｎ型ＭＯＳトランジスタ ３１〜３８ 遅延回路 ３９ 制御回路 ４１、４２、４８、５０ ＡＮＤ回路 ４３、４５、５１、５３ Ｐ型ＭＯＳトランジスタ ４４、４６、５２、５４ Ｎ型ＭＯＳトランジスタ
Claims (1)
- 【請求項１】 クロック信号を入力して入力と位相の異
なる１または複数のクロック信号を発生するクロック発
生回路において、 パルス信号を入力して所定の期間だけ遅延した遅延出力
を得るＣＭＯＳパルス遅延回路であって、遅延を発生す
るインバータの２つのスイッチ手段のそれぞれにオン抵
抗を可変にするための電圧制御可変抵抗素子を直列に配
置したＣＭＯＳパルス遅延回路を複数個縦列に用い、入
力クロック信号の１周期間の遅延を得る回路と、 入力クロック信号と、前記回路により１周期遅延された
クロック信号の位相誤差を検出して、位相誤差が小さく
なるように、前記回路を構成する前記ＣＭＯＳパルス遅
延回路の各々の電圧制御可変抵抗素子に印加する制御電
圧を増減させる制御回路と、 から構成されることを特徴とするクロック発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211314A JP2951802B2 (ja) | 1992-08-07 | 1992-08-07 | クロック発生回路 |
| US08/094,352 US5459424A (en) | 1992-08-07 | 1993-07-21 | CMOS pulse delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211314A JP2951802B2 (ja) | 1992-08-07 | 1992-08-07 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661808A JPH0661808A (ja) | 1994-03-04 |
| JP2951802B2 true JP2951802B2 (ja) | 1999-09-20 |
Family
ID=16603894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4211314A Expired - Fee Related JP2951802B2 (ja) | 1992-08-07 | 1992-08-07 | クロック発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5459424A (ja) |
| JP (1) | JP2951802B2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548237A (en) * | 1995-03-10 | 1996-08-20 | International Business Machines Corporation | Process tolerant delay circuit |
| JP3338758B2 (ja) * | 1997-02-06 | 2002-10-28 | 日本電気株式会社 | 遅延回路 |
| US6154078A (en) | 1998-01-07 | 2000-11-28 | Micron Technology, Inc. | Semiconductor buffer circuit with a transition delay circuit |
| US6052003A (en) * | 1998-04-30 | 2000-04-18 | Semtech Corporation | CMOS delay circuit |
| US6191628B1 (en) | 1999-01-04 | 2001-02-20 | International Business Machines Corporation | Circuit for controlling the slew rate of a digital signal |
| US6204705B1 (en) * | 1999-05-28 | 2001-03-20 | Kendin Communications, Inc. | Delay locked loop for sub-micron single-poly digital CMOS processes |
| US6577179B2 (en) * | 1999-11-15 | 2003-06-10 | Intel Corporation | Dynamic line termination with self-adjusting impedance |
| US6259303B1 (en) | 1999-11-16 | 2001-07-10 | Fairchild Semiconductor Corporation | Wave shaping circuit |
| JP2002124858A (ja) * | 2000-08-10 | 2002-04-26 | Nec Corp | 遅延回路および方法 |
| US7088860B2 (en) | 2001-03-28 | 2006-08-08 | Canon Kabushiki Kaisha | Dynamically reconfigurable signal processing circuit, pattern recognition apparatus, and image processing apparatus |
| US20030048123A1 (en) * | 2001-08-29 | 2003-03-13 | Sun Microsystems, Inc. | Integrated circuit and method of adjusting capacitance of a node of an integrated circuit |
| US6753708B2 (en) * | 2002-06-13 | 2004-06-22 | Hewlett-Packard Development Company, L.P. | Driver circuit connected to pulse shaping circuitry and method of operating same |
| KR100510531B1 (ko) * | 2003-06-04 | 2005-08-26 | 삼성전자주식회사 | 동작 전원전압에 둔감한 지연 스테이지 및 이를 구비하는지연회로 |
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