JP2953821B2 - リングオシレータ回路 - Google Patents
リングオシレータ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に設けら
れたリングオシレータ回路に関する。
れたリングオシレータ回路に関する。
【０００２】
【従来の技術】図４は従来のリングオシレータ回路を示
す回路図である。従来のリングオシレータ回路は、２入
力ＮＡＮＤゲート２６、遅延回路２７乃至３０及びバッ
ファ３１により構成されている。即ち、ＮＡＮＤゲート
２６の一方の入力端に信号Ｈとして発振停止信号ＳＴＯ
ＰB が与えられるようになっており、このＮＡＮＤゲー
ト２６とバッファ３１との間に偶数個（図では４個）の
遅延回路２７乃至３０が介装されている。そして、遅延
回路３０からバッファ３１に与えられる信号が、ＮＡＮ
Ｄゲート２６の他方の入力端に信号Ｇとして与えられる
ようになっている。
す回路図である。従来のリングオシレータ回路は、２入
力ＮＡＮＤゲート２６、遅延回路２７乃至３０及びバッ
ファ３１により構成されている。即ち、ＮＡＮＤゲート
２６の一方の入力端に信号Ｈとして発振停止信号ＳＴＯ
ＰB が与えられるようになっており、このＮＡＮＤゲー
ト２６とバッファ３１との間に偶数個（図では４個）の
遅延回路２７乃至３０が介装されている。そして、遅延
回路３０からバッファ３１に与えられる信号が、ＮＡＮ
Ｄゲート２６の他方の入力端に信号Ｇとして与えられる
ようになっている。
【０００３】図５は、遅延回路２７乃至３０を示す回路
図である。
図である。
【０００４】これらの遅延回路２７乃至３０は、いずれ
も２つのインバータ３２，３３と、このインバータ３
２，３３間に介装された抵抗３４と、インバータ３３の
入力端と接地との間に介装されたコンデンサ３５とによ
り構成されている。そして、インバータ３２の入力端に
信号Ｉが与えられると、この信号Ｉに対して所定の時間
だけ遅延した信号ＯB を出力するようになっている。
も２つのインバータ３２，３３と、このインバータ３
２，３３間に介装された抵抗３４と、インバータ３３の
入力端と接地との間に介装されたコンデンサ３５とによ
り構成されている。そして、インバータ３２の入力端に
信号Ｉが与えられると、この信号Ｉに対して所定の時間
だけ遅延した信号ＯB を出力するようになっている。
【０００５】次に、このように構成されたリングオシレ
ータ回路の動作について説明する。
ータ回路の動作について説明する。
【０００６】ＮＡＮＤゲート２６の前記一方の入力端に
与えられる発振停止信号ＳＴＯＰBが“１”であると共
に、前記他方の入力端に与えられる信号Ｇが“１”であ
るとする。このとき、ＮＡＮＤゲート２６は“０”を出
力する。このＮＡＮＤゲート２６の出力信号は、遅延回
路２７乃至３０に順次伝達される。この場合に、各遅延
回路２７及び３０においては、抵抗３４及びコンデンサ
３５により決定される時定数に基づいた時間だけ信号が
遅延される。そして、遅延回路２７乃至３０の遅延時間
を合計した時間後に、バッファ３１の入力端及びＮＡＮ
Ｄゲート２６の前記他方の入力端には“０”が与えられ
る。
与えられる発振停止信号ＳＴＯＰBが“１”であると共
に、前記他方の入力端に与えられる信号Ｇが“１”であ
るとする。このとき、ＮＡＮＤゲート２６は“０”を出
力する。このＮＡＮＤゲート２６の出力信号は、遅延回
路２７乃至３０に順次伝達される。この場合に、各遅延
回路２７及び３０においては、抵抗３４及びコンデンサ
３５により決定される時定数に基づいた時間だけ信号が
遅延される。そして、遅延回路２７乃至３０の遅延時間
を合計した時間後に、バッファ３１の入力端及びＮＡＮ
Ｄゲート２６の前記他方の入力端には“０”が与えられ
る。
【０００７】これにより、出力信号ＯＵＴが“１”にな
ると共に、ＮＡＮＤゲート２６の出力は“１”になる。
このＮＡＮＤゲート２６の出力信号は遅延回路２７乃至
３０に順次伝達され、遅延回路２７乃至３０の遅延時間
を合計した時間後に、バッファ３１及びＮＡＮＤゲート
２６の前記他方の入力端に“１”が与えられる。そうす
ると、出力信号ＯＵＴが“０”になる共に、ＮＡＮＤゲ
ート２６の出力も“０”になる。
ると共に、ＮＡＮＤゲート２６の出力は“１”になる。
このＮＡＮＤゲート２６の出力信号は遅延回路２７乃至
３０に順次伝達され、遅延回路２７乃至３０の遅延時間
を合計した時間後に、バッファ３１及びＮＡＮＤゲート
２６の前記他方の入力端に“１”が与えられる。そうす
ると、出力信号ＯＵＴが“０”になる共に、ＮＡＮＤゲ
ート２６の出力も“０”になる。
【０００８】このようにして、このリングオシレータ回
路は発振状態になる。この場合に、この回路のループ内
の遅延時間の総和により発振周波数が決定される。な
お、発振停止信号ＳＴＯＰB として“０”が与えられる
と、ＮＡＮＤゲート２６の出力は“１”に固定され、リ
ングオシレータ回路は、発振を停止する。
路は発振状態になる。この場合に、この回路のループ内
の遅延時間の総和により発振周波数が決定される。な
お、発振停止信号ＳＴＯＰB として“０”が与えられる
と、ＮＡＮＤゲート２６の出力は“１”に固定され、リ
ングオシレータ回路は、発振を停止する。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た従来のリングオシレータ回路には以下に示す問題点が
ある。即ち、従来のリングオシレータ回路においては、
遅延回路２７乃至３０内の抵抗３４及びコンデンサ３５
により遅延時間が決定される。従って、素子形成時の拡
散条件のバラツキ及び周囲の温度変化等により抵抗３４
の抵抗値及びコンデンサ３５の容量値が変動し、所定の
遅延時間とすることが困難である。このため、従来のリ
ングオシレータ回路においては、所望の周波数の発振信
号を得ることが困難である。
た従来のリングオシレータ回路には以下に示す問題点が
ある。即ち、従来のリングオシレータ回路においては、
遅延回路２７乃至３０内の抵抗３４及びコンデンサ３５
により遅延時間が決定される。従って、素子形成時の拡
散条件のバラツキ及び周囲の温度変化等により抵抗３４
の抵抗値及びコンデンサ３５の容量値が変動し、所定の
遅延時間とすることが困難である。このため、従来のリ
ングオシレータ回路においては、所望の周波数の発振信
号を得ることが困難である。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、素子形成時の条件等に拘らず、所望の周波
数の発振信号を得ることができるリングオシレータ回路
を提供することを目的とする。
のであって、素子形成時の条件等に拘らず、所望の周波
数の発振信号を得ることができるリングオシレータ回路
を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係るリングオシ
レータ回路は、インバータが複数直列接続され、出力か
ら入力にフィードバックループが設けられ、前記フィー
ドバックループの１つのバスに、電圧制御スイッチを介
して容量素子が接続された周波数変更手段が設けられた
リングオシレータと、このリングオシレータの発振周波
数に基づく信号と外部クロック信号から生成された所定
の周波数に基づく信号とを比較する比較器と、この比較
器の出力に基づいて前記周波数変更手段を制御する制御
電圧を発生する双方向シフトレジスタとを有し、前記比
較器の出力が、所定の周波数に比してリングオシレータ
の周波数が高いと判断した場合には前記双方向シフトレ
ジスタの下位ビット又は上位ビットから順に第１の論理
レベルを与え、所定の周波数に比してリングオシレータ
の周波数が低いと判断した場合には前記双方向シフトレ
ジスタの上位ビット又は下位ビットから順に第２の論理
レベルを与え、前記双方向シフトレジスタの各ビットの
論理レベルに対応して制御電圧を発生させ、この制御電
圧で前記周波数変更手段の前記電圧制御スイッチをオン
オフ制御するリングオシレータ回路であって、前記所定
の周波数に基づく信号が外部クロック信号をカウントす
る第１のカウントで計測された出力信号であり、前記リ
ングオシレータの発振周波数に基づく信号がリングオシ
レータの出力が与えられる第２のカウントで計測された
出力信号であることを特徴とする。
レータ回路は、インバータが複数直列接続され、出力か
ら入力にフィードバックループが設けられ、前記フィー
ドバックループの１つのバスに、電圧制御スイッチを介
して容量素子が接続された周波数変更手段が設けられた
リングオシレータと、このリングオシレータの発振周波
数に基づく信号と外部クロック信号から生成された所定
の周波数に基づく信号とを比較する比較器と、この比較
器の出力に基づいて前記周波数変更手段を制御する制御
電圧を発生する双方向シフトレジスタとを有し、前記比
較器の出力が、所定の周波数に比してリングオシレータ
の周波数が高いと判断した場合には前記双方向シフトレ
ジスタの下位ビット又は上位ビットから順に第１の論理
レベルを与え、所定の周波数に比してリングオシレータ
の周波数が低いと判断した場合には前記双方向シフトレ
ジスタの上位ビット又は下位ビットから順に第２の論理
レベルを与え、前記双方向シフトレジスタの各ビットの
論理レベルに対応して制御電圧を発生させ、この制御電
圧で前記周波数変更手段の前記電圧制御スイッチをオン
オフ制御するリングオシレータ回路であって、前記所定
の周波数に基づく信号が外部クロック信号をカウントす
る第１のカウントで計測された出力信号であり、前記リ
ングオシレータの発振周波数に基づく信号がリングオシ
レータの出力が与えられる第２のカウントで計測された
出力信号であることを特徴とする。
【００１２】
【作用】本発明においては、周波数変更手段が設けられ
たリングオシレータを備えていると共に、クロック信号
をカウントする第１のカウンタ及び前記リングオシレー
タの出力が与えられる第２のカウンタを備えている。比
較器は、この第１のカウンタの出力に基づく信号と第２
のカウンタの出力に基づく信号とを比較する。これによ
り、比較器は、リングオシレータの発振周波数が所定の
周波数であるか否かを検知することができる。周波数制
御手段は、この比較器の出力に基づいてリングオシレー
タに設けられた周波数変更手段を制御することにより、
リングオシレータの発振周波数を制御する。その後、比
較器は、第１のカウンタの出力に基づく信号と第２のカ
ウンタの出力に基づく信号とを比較し、リングオシレー
タの発振周波数が所定の周波数と一致しているか否かを
調べる。そして、リングオシレータの発振周波数が所定
の周波数と異なる場合は、周波数制御手段によりリング
オシレータの発振周波数が変更される。
たリングオシレータを備えていると共に、クロック信号
をカウントする第１のカウンタ及び前記リングオシレー
タの出力が与えられる第２のカウンタを備えている。比
較器は、この第１のカウンタの出力に基づく信号と第２
のカウンタの出力に基づく信号とを比較する。これによ
り、比較器は、リングオシレータの発振周波数が所定の
周波数であるか否かを検知することができる。周波数制
御手段は、この比較器の出力に基づいてリングオシレー
タに設けられた周波数変更手段を制御することにより、
リングオシレータの発振周波数を制御する。その後、比
較器は、第１のカウンタの出力に基づく信号と第２のカ
ウンタの出力に基づく信号とを比較し、リングオシレー
タの発振周波数が所定の周波数と一致しているか否かを
調べる。そして、リングオシレータの発振周波数が所定
の周波数と異なる場合は、周波数制御手段によりリング
オシレータの発振周波数が変更される。
【００１３】本発明に係るリングオシレータ回路におい
ては、このように、クロック信号に基づく信号と比較し
つつリングオシレータの発振周波数を制御する。従っ
て、素子形成時の条件等に拘らず、所定の周波数の発振
信号を得ることができる。
ては、このように、クロック信号に基づく信号と比較し
つつリングオシレータの発振周波数を制御する。従っ
て、素子形成時の条件等に拘らず、所定の周波数の発振
信号を得ることができる。
【００１４】なお、リングオシレータの発振周波数の変
更は、リングオシレータのループ回路内に時定数を変更
する回路を設けることにより容易に実施することができ
る。この時定数を変更する回路は、例えば、複数個のス
イッチング素子と、各スイッチング素子に接続された複
数個の容量素子とにより構成することができる。
更は、リングオシレータのループ回路内に時定数を変更
する回路を設けることにより容易に実施することができ
る。この時定数を変更する回路は、例えば、複数個のス
イッチング素子と、各スイッチング素子に接続された複
数個の容量素子とにより構成することができる。
【００１５】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１６】図１は本発明の実施例に係るリングオシレ
ータ回路を示す回路図である。
ータ回路を示す回路図である。
【００１７】システムクロック入力端子Ｔ1 に入力され
たクロック信号ＣＬＫはカウンタ１に与えられる。この
カウンタ１の２つのビット出力のうちの一方の出力がイ
ンバータ７及び２入力ＡＮＤゲート５の一方の入力端に
与えられ、他方のビット出力がインバータ４，６に与え
られるようになっている。また、ＡＮＤゲート５の他方
の入力端にはインバータ４の出力が与えれる。更に、２
入力ＡＮＤゲート８には、インバータ６，７の出力が与
えられる。そして、ＡＮＤゲート５は、カウンタ１の値
が４ｎ＋１（ｎは自然数）になると“１”を出力し、Ａ
ＮＤゲート８はカウンタ１の値が４ｎになると“１”を
出力する。
たクロック信号ＣＬＫはカウンタ１に与えられる。この
カウンタ１の２つのビット出力のうちの一方の出力がイ
ンバータ７及び２入力ＡＮＤゲート５の一方の入力端に
与えられ、他方のビット出力がインバータ４，６に与え
られるようになっている。また、ＡＮＤゲート５の他方
の入力端にはインバータ４の出力が与えれる。更に、２
入力ＡＮＤゲート８には、インバータ６，７の出力が与
えられる。そして、ＡＮＤゲート５は、カウンタ１の値
が４ｎ＋１（ｎは自然数）になると“１”を出力し、Ａ
ＮＤゲート８はカウンタ１の値が４ｎになると“１”を
出力する。
【００１８】ＡＮＤゲート８の出力信号Ｅは、２入力Ｎ
ＡＮＤゲート１４の一方の入力端に与えられると共に、
ディレイ回路１３を介してＮＡＮＤゲート１４の他方の
入力端に与えられる。そして、このＮＡＮＤゲート１４
の出力信号Ｂは、リングオシレータ１５に与えられる。
ＡＮＤゲート１４の一方の入力端に与えられると共に、
ディレイ回路１３を介してＮＡＮＤゲート１４の他方の
入力端に与えられる。そして、このＮＡＮＤゲート１４
の出力信号Ｂは、リングオシレータ１５に与えられる。
【００１９】図２は、このリングオシレータ１５を示す
回路図である。
回路図である。
【００２０】２入力ＮＡＮＤゲート２０の一方の入力端
には、発振停止信号ＳＴＯＰB として、ＮＡＮＤゲート
１４の出力信号Ｂが与えられる。また、ＮＡＮＤゲート
２０の他方の入力端にはトリガ信号Ａが与えられる。
には、発振停止信号ＳＴＯＰB として、ＮＡＮＤゲート
１４の出力信号Ｂが与えられる。また、ＮＡＮＤゲート
２０の他方の入力端にはトリガ信号Ａが与えられる。
【００２１】ＮＡＮＤゲート２０の出力はインバータ２
１，２２を介して端子Ｔ3 から出力信号Ｃとして出力さ
れる。また、この出力信号Ｃは、インバータ２３を介し
てインバータ２４に与えられる。このインバータ２４の
出力端はＮＡＮＤゲート２０の前記他方の入力端に接続
されていると共に、容量回路２５に接続されている。こ
の容量回路２５は、Ｎチャネルトランジスタからなる複
数個の容量素子Ｍ1 乃至Ｍn と、これらの容量素子Ｍ1
乃至Ｍn の各ゲートとインバータ２４の出力端との間に
夫々介装されたＮチャネルトランジスタからなるスイッ
チング素子Ｌ1乃至Ｌn とにより構成されている。スイ
ッチング素子Ｌ1 乃至Ｌn の各ゲートには、夫々負荷制
御信号Ｄ1 乃至Ｄn が与えられるようになっている。
１，２２を介して端子Ｔ3 から出力信号Ｃとして出力さ
れる。また、この出力信号Ｃは、インバータ２３を介し
てインバータ２４に与えられる。このインバータ２４の
出力端はＮＡＮＤゲート２０の前記他方の入力端に接続
されていると共に、容量回路２５に接続されている。こ
の容量回路２５は、Ｎチャネルトランジスタからなる複
数個の容量素子Ｍ1 乃至Ｍn と、これらの容量素子Ｍ1
乃至Ｍn の各ゲートとインバータ２４の出力端との間に
夫々介装されたＮチャネルトランジスタからなるスイッ
チング素子Ｌ1乃至Ｌn とにより構成されている。スイ
ッチング素子Ｌ1 乃至Ｌn の各ゲートには、夫々負荷制
御信号Ｄ1 乃至Ｄn が与えられるようになっている。
【００２２】このリングオシレータ１５のＮＡＮＤゲー
ト２０の前記他方の入力端と接地との間には、Ｎチャネ
ルトランジスタ９乃至１１が直列に接続されている。こ
のトランジスタ９のゲートにはＡＮＤゲート５の出力が
与えられるようになっている。また、トランジスタ１０
のゲートにはクロック信号ＣＬＫが与えられ、トランジ
スタ１１のゲートには、ディレイ回路１２を介してクロ
ック信号ＣＬＫが与えられるようになっている。
ト２０の前記他方の入力端と接地との間には、Ｎチャネ
ルトランジスタ９乃至１１が直列に接続されている。こ
のトランジスタ９のゲートにはＡＮＤゲート５の出力が
与えられるようになっている。また、トランジスタ１０
のゲートにはクロック信号ＣＬＫが与えられ、トランジ
スタ１１のゲートには、ディレイ回路１２を介してクロ
ック信号ＣＬＫが与えられるようになっている。
【００２３】リングオシレータ１５の出力信号Ｃは、バ
ッファ１７に与えられると共にカウンタ２に与えられ
る。バッファ１７は、信号Ｃを反転し、この信号をリン
グオシレータ出力端子Ｔ2 から出力信号ＯＵＴとして出
力する。一方、カウンタ２の４つのビット出力はいずれ
も４入力ＡＮＤゲート１６に与えられる。このＡＮＤゲ
ート１６は、カウンタ２のカウント値が３２ｎになる
と、“１”を出力する。
ッファ１７に与えられると共にカウンタ２に与えられ
る。バッファ１７は、信号Ｃを反転し、この信号をリン
グオシレータ出力端子Ｔ2 から出力信号ＯＵＴとして出
力する。一方、カウンタ２の４つのビット出力はいずれ
も４入力ＡＮＤゲート１６に与えられる。このＡＮＤゲ
ート１６は、カウンタ２のカウント値が３２ｎになる
と、“１”を出力する。
【００２４】比較器１８は、ＡＮＤゲート８の出力信号
Ｅ及びＡＮＤゲート１６の出力信号Ｆを比較し、その結
果を双方向シフトレジスタ１９及びカウンタ３に与え
る。シフトレジスタ１９は、この比較器１８の出力に基
づいて、負荷制御信号Ｄ1 乃至Ｄn を発生し、この負荷
制御信号Ｄ1 乃至Ｄn をリングオシレータ１５に出力す
る。一方、カウンタ３は、比較器１８の出力をカウント
し、所定のカウント数に到達すると、停止信号ＳＴＯＰ
を出力し、カウンタ１の動作を停止させる。
Ｅ及びＡＮＤゲート１６の出力信号Ｆを比較し、その結
果を双方向シフトレジスタ１９及びカウンタ３に与え
る。シフトレジスタ１９は、この比較器１８の出力に基
づいて、負荷制御信号Ｄ1 乃至Ｄn を発生し、この負荷
制御信号Ｄ1 乃至Ｄn をリングオシレータ１５に出力す
る。一方、カウンタ３は、比較器１８の出力をカウント
し、所定のカウント数に到達すると、停止信号ＳＴＯＰ
を出力し、カウンタ１の動作を停止させる。
【００２５】次に、このように構成された本実施例回路
の動作について説明する。
の動作について説明する。
【００２６】図３は本実施例に係るリングオシレータ回
路の動作を示すタイミングチャート図である。
路の動作を示すタイミングチャート図である。
【００２７】端子Ｔ1 には、所定の周波数のクロック信
号ＣＬＫが与えられる。カウンタ１は、このクロック信
号ＣＬＫをカウントする。そして、ＡＮＤゲート５はカ
ウンタ１の値が４ｎ＋１になると“１”を出力し、ＡＮ
Ｄゲート８はカウンタ１の値が４ｎになると“１”を出
力する。これにより、クロック信号ＣＬＫの４ｎ＋１パ
ルス毎に、図中ｔ1 ，ｔ2 に示すタイミングで“０”に
なる信号Ａ及びクロック信号ＣＬＫの４ｎパルス毎に
“０”になる信号Ｂが出力される。この信号Ａ及び信号
Ｂのパルス幅は夫々ディレイ回路１２，１３の遅延時間
に依存する。なお、信号Ａは、“０”以外のときは“ハ
イインピーダンス状態”である。また、信号Ａのパルス
幅は、リングオシレータ１５の出力信号Ｃの発振周期の
１／２以下であることが必要である。
号ＣＬＫが与えられる。カウンタ１は、このクロック信
号ＣＬＫをカウントする。そして、ＡＮＤゲート５はカ
ウンタ１の値が４ｎ＋１になると“１”を出力し、ＡＮ
Ｄゲート８はカウンタ１の値が４ｎになると“１”を出
力する。これにより、クロック信号ＣＬＫの４ｎ＋１パ
ルス毎に、図中ｔ1 ，ｔ2 に示すタイミングで“０”に
なる信号Ａ及びクロック信号ＣＬＫの４ｎパルス毎に
“０”になる信号Ｂが出力される。この信号Ａ及び信号
Ｂのパルス幅は夫々ディレイ回路１２，１３の遅延時間
に依存する。なお、信号Ａは、“０”以外のときは“ハ
イインピーダンス状態”である。また、信号Ａのパルス
幅は、リングオシレータ１５の出力信号Ｃの発振周期の
１／２以下であることが必要である。
【００２８】リングオシレータ１５は、信号Ａをトリガ
として入力し、発振を開始して発振信号Ｃを出力する。
この信号Ｃは、バッファ１７により波形成形されて、出
力端子Ｔ2 から出力信号ＯＵＴとして出力される。
として入力し、発振を開始して発振信号Ｃを出力する。
この信号Ｃは、バッファ１７により波形成形されて、出
力端子Ｔ2 から出力信号ＯＵＴとして出力される。
【００２９】カウンタ２は、リングオシレータ１５の出
力信号Ｃをカウントし、ＡＮＤゲート１６は、このカウ
ンタ２のカウント値が３２ｎになると、“１”を出力す
る。比較器１８は、このＡＮＤゲート１６の出力信号Ｆ
とＡＮＤゲート８の出力信号Ｅの任意の倍数（本実施例
においては、クロック信号ＣＬＫの４つのパルスに対し
てリングオシレータの出力信号Ｃのパルス数が３２であ
るため、８倍）とを比較し、その結果を双方向シフトレ
ジスタ１９に出力する。即ち、リングオシレータ１５の
出力信号Ｃの発振周波数が所定の周波数に比して高い場
合、比較回路１８は双方向シフトレジスタ１９の下位ビ
ット（又は上位ビット）から順に“１”を与える。ま
た、リングオシレータ１５の出力信号Ｃの発振周波数が
所定の周波数に比して低い場合、比較回路１８は双方向
シフトレジスタ１９の上位ビット（又は、下位ビット）
から順に“０”を与える。
力信号Ｃをカウントし、ＡＮＤゲート１６は、このカウ
ンタ２のカウント値が３２ｎになると、“１”を出力す
る。比較器１８は、このＡＮＤゲート１６の出力信号Ｆ
とＡＮＤゲート８の出力信号Ｅの任意の倍数（本実施例
においては、クロック信号ＣＬＫの４つのパルスに対し
てリングオシレータの出力信号Ｃのパルス数が３２であ
るため、８倍）とを比較し、その結果を双方向シフトレ
ジスタ１９に出力する。即ち、リングオシレータ１５の
出力信号Ｃの発振周波数が所定の周波数に比して高い場
合、比較回路１８は双方向シフトレジスタ１９の下位ビ
ット（又は上位ビット）から順に“１”を与える。ま
た、リングオシレータ１５の出力信号Ｃの発振周波数が
所定の周波数に比して低い場合、比較回路１８は双方向
シフトレジスタ１９の上位ビット（又は、下位ビット）
から順に“０”を与える。
【００３０】双方向シフトレジスタ１９の各ビットの値
は、負荷制御信号Ｄ1 乃至Ｄn としてリングオシレータ
１５に与えられる。リングオシレータ１５においては、
負荷制御信号Ｄ1 乃至Ｄn の状態値に基づいて、スイッ
チングトランジスタＬ1 乃至Ｌn が選択的にオン状態に
なる。そして、このオン状態のトランジスタＬ1乃至Ｌn
に接続された容量素子Ｍ1 乃至Ｍn がインバータ２４
の出力端に電気的に接続される。例えば、負荷制御信号
Ｄ1 乃至Ｄn が全て“１”であり、トランジスタＬ1 乃
至Ｌn が全てオンになった場合、インバータ２４の出力
端と接地との間の容量値は最大となり、インバータ２４
の出力の立上り及び立下り時の変化は緩やかになる。こ
れにより、リングオシレータ１５の発振周波数は最小と
なる。また、トランジスタＬ1 乃至Ｌn が全てオフにな
った場合、インバータ２４の出力端における時定数が最
小となり、インバータ２４の出力の立上り及び立下りの
変化が急峻になる。これにより、リングオシレータ１５
の発振周波数は最大になる。
は、負荷制御信号Ｄ1 乃至Ｄn としてリングオシレータ
１５に与えられる。リングオシレータ１５においては、
負荷制御信号Ｄ1 乃至Ｄn の状態値に基づいて、スイッ
チングトランジスタＬ1 乃至Ｌn が選択的にオン状態に
なる。そして、このオン状態のトランジスタＬ1乃至Ｌn
に接続された容量素子Ｍ1 乃至Ｍn がインバータ２４
の出力端に電気的に接続される。例えば、負荷制御信号
Ｄ1 乃至Ｄn が全て“１”であり、トランジスタＬ1 乃
至Ｌn が全てオンになった場合、インバータ２４の出力
端と接地との間の容量値は最大となり、インバータ２４
の出力の立上り及び立下り時の変化は緩やかになる。こ
れにより、リングオシレータ１５の発振周波数は最小と
なる。また、トランジスタＬ1 乃至Ｌn が全てオフにな
った場合、インバータ２４の出力端における時定数が最
小となり、インバータ２４の出力の立上り及び立下りの
変化が急峻になる。これにより、リングオシレータ１５
の発振周波数は最大になる。
【００３１】ところで、ＡＮＤゲート８からは、カウン
タ１の値が４ｎになると“０”になる信号Ｅが出力され
る。この信号ＥはＡＮＤゲート１４の一方の入力端に直
接与えられると共に、ディレイ回路１２を介してＡＮＤ
ゲート１４の他方の入力端に与えられる。これにより、
ＡＮＤゲート１４の出力として、カウンタ１の値が４ｎ
になると“０”になる信号Ｂ（発振停止信号ＳＴＯＰ
B ）が出力される。この信号Ｂのパルス幅はディレイ回
路１３の遅延時間により決定されるが、リングオシレー
タ１５の発振周期以上であることが必要である。また、
この信号Ｂのパルスは、カウンタ１の値が４ｎ＋１にな
る前に“１”になることが必要である。
タ１の値が４ｎになると“０”になる信号Ｅが出力され
る。この信号ＥはＡＮＤゲート１４の一方の入力端に直
接与えられると共に、ディレイ回路１２を介してＡＮＤ
ゲート１４の他方の入力端に与えられる。これにより、
ＡＮＤゲート１４の出力として、カウンタ１の値が４ｎ
になると“０”になる信号Ｂ（発振停止信号ＳＴＯＰ
B ）が出力される。この信号Ｂのパルス幅はディレイ回
路１３の遅延時間により決定されるが、リングオシレー
タ１５の発振周期以上であることが必要である。また、
この信号Ｂのパルスは、カウンタ１の値が４ｎ＋１にな
る前に“１”になることが必要である。
【００３２】リングオシレータ１５は、この信号Ｂが
“０”になると発振動作を停止する。そして、次のクロ
ック信号ＣＬＫのパルスに同期して信号Ａが“０”にな
ると、リングオシレータ１５は発振動作を開始する。
“０”になると発振動作を停止する。そして、次のクロ
ック信号ＣＬＫのパルスに同期して信号Ａが“０”にな
ると、リングオシレータ１５は発振動作を開始する。
【００３３】このような動作を繰り返すことにより、比
較器１８の出力は一定の値に近付き、リングオシレータ
１５の発振周波数も、クロック信号ＣＬＫ及びカウンタ
１等により決定される所定の周波数に収束する。そし
て、オシレータ１５の発振周波数が所定の周波数になっ
たとき（又は、所定の値に最も近い状態になったとき）
に、双方向シフトレジスタ１９の出力が固定されると共
に、カウンタ３によりカウンタ１の動作を停止させる。
これにより、信号Ｂは常に“１”、信号Ａは常に“ハイ
インピーダンス状態”に維持され、リングオシレータ１
５からは所定の周波数の信号が継続的に出力される。
較器１８の出力は一定の値に近付き、リングオシレータ
１５の発振周波数も、クロック信号ＣＬＫ及びカウンタ
１等により決定される所定の周波数に収束する。そし
て、オシレータ１５の発振周波数が所定の周波数になっ
たとき（又は、所定の値に最も近い状態になったとき）
に、双方向シフトレジスタ１９の出力が固定されると共
に、カウンタ３によりカウンタ１の動作を停止させる。
これにより、信号Ｂは常に“１”、信号Ａは常に“ハイ
インピーダンス状態”に維持され、リングオシレータ１
５からは所定の周波数の信号が継続的に出力される。
【００３４】本実施例においては、クロック信号ＣＬＫ
をカウントするカウンタ１のカウント値を基準にしてリ
ングオシレータ１５の発振周波数を制御するから、素子
形成時の条件に影響されずに、常に所定の発振周波数を
得ることができる。
をカウントするカウンタ１のカウント値を基準にしてリ
ングオシレータ１５の発振周波数を制御するから、素子
形成時の条件に影響されずに、常に所定の発振周波数を
得ることができる。
【００３５】なお、容量回路２５を構成するスイッチン
グトランジスタ及び容量素子の個数を増加することによ
り、リングオシレータ回路の発振周波数をより一層高精
度で制御することができる。
グトランジスタ及び容量素子の個数を増加することによ
り、リングオシレータ回路の発振周波数をより一層高精
度で制御することができる。
【００３６】
【発明の効果】以上説明したように本発明においては、
クロック信号をカウントする第１のカウンタの出力に基
づく信号とリングオシレータの出力が与えられる第２の
カウンタの出力に基づく信号とを比較器により比較し、
この比較器の出力に基づいてリングオシレータの発振周
波数を制御するから、素子形成時の条件等に拘らず、常
に所定の周波数の発振信号を得ることができる。
クロック信号をカウントする第１のカウンタの出力に基
づく信号とリングオシレータの出力が与えられる第２の
カウンタの出力に基づく信号とを比較器により比較し、
この比較器の出力に基づいてリングオシレータの発振周
波数を制御するから、素子形成時の条件等に拘らず、常
に所定の周波数の発振信号を得ることができる。
【図１】本発明の実施例に係るリングオシレータ回路を
示す回路図である。
示す回路図である。
【図２】同じくそのリングオシレータを示す回路図であ
る。
る。
【図３】同じくその動作を示すタイミングチャート図で
ある。
ある。
【図４】従来のリングオシレータ回路を示す回路図であ
る。
る。
【図５】同じくその遅延回路を示す回路図である。
【符号の説明】 １，２，３；カウンタ ５，８；ＡＮＤゲート １２，１３；ディレイ回路 １５；リングオシレータ １８；比較器 １９；双方向シフトレジスタ ２５；容量回路 ２７乃至３０；遅延回路
Claims (2)
- 【請求項１】インバータが複数直列接続され、出力から
入力にフィードバックループが設けられ、前記フィード
バックループの１つのバスに、電圧制御スイッチを介し
て容量素子が接続された周波数変更手段が設けられたリ
ングオシレータと、このリングオシレータの発振周波数
に基づく信号と外部クロック信号から生成された所定の
周波数に基づく信号とを比較する比較器と、この比較器
の出力に基づいて前記周波数変更手段を制御する制御電
圧を発生する双方向シフトレジスタとを有し、前記比較
器の出力が、所定の周波数に比してリングオシレータの
周波数が高いと判断した場合には前記双方向シフトレジ
スタの下位ビット又は上位ビットから順に第１の論理レ
ベルを与え、所定の周波数に比してリングオシレータの
周波数が低いと判断した場合には前記双方向シフトレジ
スタの上位ビット又は下位ビットから順に第２の論理レ
ベルを与え、前記双方向シフトレジスタの各ビットの論
理レベルに対応して制御電圧を発生させ、この制御電圧
で前記周波数変更手段の前記電圧制御スイッチをオンオ
フ制御するリングオシレータ回路であって、前記所定の
周波数に基づく信号が外部クロック信号をカウントする
第１のカウンタで計測された出力信号であり、前記リン
グオシレータの発振周波数に基づく信号がリングオシレ
ータの出力が与えられる第２のカウンタで計測された出
力信号であることを特徴とするリングオシレータ回路。 - 【請求項２】前記比較器は、リングオシレータの発振周
波数が所定の周波数になったとき前記双方向シフトレジ
スタの制御電圧を固定すると共に、前記比較器の出力に
基づいて前記第１のカウンタの動作を停止させることを
特徴とする請求項１記載のリングオシレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180356A JP2953821B2 (ja) | 1991-06-24 | 1991-06-24 | リングオシレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180356A JP2953821B2 (ja) | 1991-06-24 | 1991-06-24 | リングオシレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053422A JPH053422A (ja) | 1993-01-08 |
| JP2953821B2 true JP2953821B2 (ja) | 1999-09-27 |
Family
ID=16081812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180356A Expired - Lifetime JP2953821B2 (ja) | 1991-06-24 | 1991-06-24 | リングオシレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953821B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8994458B2 (en) * | 2011-11-08 | 2015-03-31 | Qualcomm Incorporated | Oscillator based frequency locked loop |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5539084A (en) * | 1978-09-14 | 1980-03-18 | Citizen Watch Co Ltd | Fast and slow adjusting circuit for electronic watch |
| JPS62296623A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | 位相同期回路 |
| JP2731151B2 (ja) * | 1987-09-18 | 1998-03-25 | 株式会社東芝 | 位相情報検出回路 |
| JP2901608B2 (ja) * | 1988-01-21 | 1999-06-07 | ソニー株式会社 | リング発振回路 |
| JPH02181509A (ja) * | 1989-01-06 | 1990-07-16 | Kawasaki Steel Corp | 半導体集積回路 |
| JPH0420016A (ja) * | 1990-05-14 | 1992-01-23 | Hitachi Ltd | クロックジェネレータ及び半導体集積回路 |
| JP2861308B2 (ja) * | 1990-07-12 | 1999-02-24 | ヤマハ株式会社 | ディジタルｐｌｌ回路 |
| JPH04216213A (ja) * | 1990-12-14 | 1992-08-06 | Hitachi Ltd | 半導体集積回路 |
| JPH04296917A (ja) * | 1991-03-13 | 1992-10-21 | Mitsubishi Electric Corp | システムクロック発生回路 |
-
1991
- 1991-06-24 JP JP3180356A patent/JP2953821B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053422A (ja) | 1993-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981020 |
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