JP2861308B2 - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
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- JP2861308B2 JP2861308B2 JP2184476A JP18447690A JP2861308B2 JP 2861308 B2 JP2861308 B2 JP 2861308B2 JP 2184476 A JP2184476 A JP 2184476A JP 18447690 A JP18447690 A JP 18447690A JP 2861308 B2 JP2861308 B2 JP 2861308B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、PLL（位相同期ループ）の各構成要素を
全てディジタル化したディジタルPLL回路に関するもの
である。
全てディジタル化したディジタルPLL回路に関するもの
である。
「従来の技術」 従来、ディジタルPLL回路は第３図に示すように構成
されている。この図において、外部からシリアルに供給
される入力パルスPiは、DPC（ディジタル・フェイズ・
コンパレータ）１へ供給される。このDPC1は、カウンタ
等によって構成されており、外部から供給される入力パ
ルスPiと、後述するDCO（ディジタル制御発振器）３か
ら供給される出力パルスPoとの位相差を検出し、この位
相差に応じたパルス信号をループフィルタ２へ供給す
る。このループフィルタ２においては、DPC1の出力パル
ス信号に含まれる高周波成分や雑音成分が除去され、実
際の位相差に応じた設定データDsがDCO3へ供給される。
このDCO3は、設定データDsに応じた周波数のパルス信号
を出力するもので、第４図に示すように構成されてい
る。すなわち、設定データDsが入力レジスタ４によって
保持され、そのデータが比較器５の一方の入力端子Ａに
供給される。この比較器５の他方の入力端子Ｂには、カ
ウンタ６のカウント値が供給される。このカウンタ６は
一定周波数のクロックパルスφをカウントするものであ
る。そして、比較器５は入力レジスタ４を介して供給さ
れた設定データDsと、カウンタ６のカウント値とを比較
し、両者が一致した時点で、その出力端子Ｙから一致信
号EQを出力する。この一致信号EQはカウンタ６のリセッ
ト入力端子Ｒへ供給されると共に、出力パルスPoとして
出力される。これによりカウンタ６のカウント値はクロ
ックパルスφの周波数に応じた傾きで順次増加すると共
に、設定データDsと同じ値となる毎にリセットされ、こ
の結果、設定データDsに応じた周波数の出力パルスPoが
得られることになる。このようなDCO3から出力される出
力パルスPoは、第３図に示すように、外部へ出力される
と共に、DPC1へ供給される。
されている。この図において、外部からシリアルに供給
される入力パルスPiは、DPC（ディジタル・フェイズ・
コンパレータ）１へ供給される。このDPC1は、カウンタ
等によって構成されており、外部から供給される入力パ
ルスPiと、後述するDCO（ディジタル制御発振器）３か
ら供給される出力パルスPoとの位相差を検出し、この位
相差に応じたパルス信号をループフィルタ２へ供給す
る。このループフィルタ２においては、DPC1の出力パル
ス信号に含まれる高周波成分や雑音成分が除去され、実
際の位相差に応じた設定データDsがDCO3へ供給される。
このDCO3は、設定データDsに応じた周波数のパルス信号
を出力するもので、第４図に示すように構成されてい
る。すなわち、設定データDsが入力レジスタ４によって
保持され、そのデータが比較器５の一方の入力端子Ａに
供給される。この比較器５の他方の入力端子Ｂには、カ
ウンタ６のカウント値が供給される。このカウンタ６は
一定周波数のクロックパルスφをカウントするものであ
る。そして、比較器５は入力レジスタ４を介して供給さ
れた設定データDsと、カウンタ６のカウント値とを比較
し、両者が一致した時点で、その出力端子Ｙから一致信
号EQを出力する。この一致信号EQはカウンタ６のリセッ
ト入力端子Ｒへ供給されると共に、出力パルスPoとして
出力される。これによりカウンタ６のカウント値はクロ
ックパルスφの周波数に応じた傾きで順次増加すると共
に、設定データDsと同じ値となる毎にリセットされ、こ
の結果、設定データDsに応じた周波数の出力パルスPoが
得られることになる。このようなDCO3から出力される出
力パルスPoは、第３図に示すように、外部へ出力される
と共に、DPC1へ供給される。
そして、DPC1およびDCO3が、通常のアナログPLL回路
の位相比較器およびVCO（電圧制御発振器）として各々
機能することにより、全体として入力パルスPiの周波数
に追従して動作し、入力パルスPiと出力パルスPoの位相
差が常に一定となる方向へ動作する。
の位相比較器およびVCO（電圧制御発振器）として各々
機能することにより、全体として入力パルスPiの周波数
に追従して動作し、入力パルスPiと出力パルスPoの位相
差が常に一定となる方向へ動作する。
「発明が解決しようとする課題」 ところで、上述したディジタルPLL回路において、DCO
3に設けられたカウンタ６の動作速度はクロックパルス
φの周波数に依存し、このクロックパルスφの周波数に
よってDCO3の発振周波数の分解能、さらにはPLL全体の
分解能が決定されてしまう。しかしながら、カウンタ６
の動作速度には限界があるため、PLLとして処理し得る
パルス信号の周波数が制限されてしまい、これにより、
高周波パルス信号を処理することができないという問題
があった。また、DPC1においても、カウンタを用いてい
るため同様の問題があった。
3に設けられたカウンタ６の動作速度はクロックパルス
φの周波数に依存し、このクロックパルスφの周波数に
よってDCO3の発振周波数の分解能、さらにはPLL全体の
分解能が決定されてしまう。しかしながら、カウンタ６
の動作速度には限界があるため、PLLとして処理し得る
パルス信号の周波数が制限されてしまい、これにより、
高周波パルス信号を処理することができないという問題
があった。また、DPC1においても、カウンタを用いてい
るため同様の問題があった。
この発明は上述した事情に鑑みてなされたもので、カ
ウンタの動作速度による制限を受けずに分解能の向上を
図ることができるディジタルPLL回路を提供することを
目的としている。
ウンタの動作速度による制限を受けずに分解能の向上を
図ることができるディジタルPLL回路を提供することを
目的としている。
「課題を解決するための手段」 この発明は、一致パルスが到来する毎にリセットされ
ると共に、一定時間を等分割したタイミングで、順次位
相がずれた複数のタイミングパルスを発生するリングオ
シレータと、前記一致パルスが到来する毎にリセットさ
れると共に、前記一定時間が経過する毎にアップカウン
トするカウンタと、入力パルスが到来する毎に、前記複
数のタイミングパルスをエンコードした値と前記カウン
タのカウント値とを保持し、この保持したデータを位相
誤差データとして出力する位相誤差検出手段と、前記位
相誤差データから不必要な周波数成分を除去するループ
フィルタと、前記ループフィルタの出力データの上位側
データと前記カウンタのカウント値とを比較すると共
に、前記ループフィルタの出力データの下位側データと
前記リングオシレータから出力されるタイミングパルス
とを比較し、これらが各々一致した場合に一致パルスを
出力する比較手段とを具備することを特徴としている。
ると共に、一定時間を等分割したタイミングで、順次位
相がずれた複数のタイミングパルスを発生するリングオ
シレータと、前記一致パルスが到来する毎にリセットさ
れると共に、前記一定時間が経過する毎にアップカウン
トするカウンタと、入力パルスが到来する毎に、前記複
数のタイミングパルスをエンコードした値と前記カウン
タのカウント値とを保持し、この保持したデータを位相
誤差データとして出力する位相誤差検出手段と、前記位
相誤差データから不必要な周波数成分を除去するループ
フィルタと、前記ループフィルタの出力データの上位側
データと前記カウンタのカウント値とを比較すると共
に、前記ループフィルタの出力データの下位側データと
前記リングオシレータから出力されるタイミングパルス
とを比較し、これらが各々一致した場合に一致パルスを
出力する比較手段とを具備することを特徴としている。
「作用」 上記構成によれば、リングオシレータから一定時間を
等分割したタイミングで、順位位相がずれた複数のタイ
ミングパルスが出力されると共に、カウンタのカウント
値が一定時間が経過する毎にアップカウントされ、そし
て、位相誤差検出手段が、入力パルスが到来する毎に、
複数のタイミングパルスをエンコードした値とカウンタ
のカウント値とを保持し、この保持したデータを位相誤
差データとしてループフィルタに出力し、このループフ
ィルタによって位相誤差データから不必要な周波数成分
が除去され、さらに、比較手段によって、ループフィル
タの出力データの上位側データとカウント値とが比較さ
れると共に、ループフィルタの出力データの下位側デー
タとタイミングパルスとが比較され、これらが各々一致
した時点で一致パルスが出力され、この一致パルスが入
力パルスに追従した出力パルスとして出力される。
等分割したタイミングで、順位位相がずれた複数のタイ
ミングパルスが出力されると共に、カウンタのカウント
値が一定時間が経過する毎にアップカウントされ、そし
て、位相誤差検出手段が、入力パルスが到来する毎に、
複数のタイミングパルスをエンコードした値とカウンタ
のカウント値とを保持し、この保持したデータを位相誤
差データとしてループフィルタに出力し、このループフ
ィルタによって位相誤差データから不必要な周波数成分
が除去され、さらに、比較手段によって、ループフィル
タの出力データの上位側データとカウント値とが比較さ
れると共に、ループフィルタの出力データの下位側デー
タとタイミングパルスとが比較され、これらが各々一致
した時点で一致パルスが出力され、この一致パルスが入
力パルスに追従した出力パルスとして出力される。
「実施例」 以下、図面を参照し、この発明の実施例を説明する。
第１図はこの発明の一実施例の構成を示す図である。
この図において、10は、一定時間Ｔを８等分割したタイ
ミングで、位相がT/8ずつ異なるタイミングパルスTP0〜
TP7を順次発生するリングオシレータであり、これらタ
イミングパルスTP0〜TP7は出力端子Q0〜Q7から各々出力
され、デコーダ14の一方の入力端子A0〜A7に各々供給さ
れると共に、アンドゲート16-0〜16-7の一方の入力端に
各々供給される。この場合、一定時間Ｔは各タイミング
パルスTP0〜TP7の１周期に相当する時間である。またリ
ングオシレータ10はリセット入力端子Ｒに後述する一致
パルスEQが供給される毎にリセットされる。11はリング
オシレータ10の出力端子Q0か出力されるタイミングパル
スTP0をカウントするＭビットのカウンタであり、その
リセット入力端子Ｒに一致パルスEQが供給される毎にリ
セットされる。このカウンタ11のカウント値はコンパレ
ータ12の一方の入力端子Ａと後述するレジスタ17に供給
される。コンパレータ12の他方の入力端子Ｂには、レジ
スタ13によって保持されている設定データDsの上位Ｍビ
ットのデータが供給されている。そして、このコンパレ
ータ12は、入力端子ＡとＢに各々供給されるデータが一
致した時点で、出力端子Ｙから一致信号EQ1を出力す
る。また、デコーダ14の他方の入力端子B0〜B7には、レ
ジスタ13によって保持されている設定データDsの下位Ｎ
ビット（Ｎ＝８）のデータが供給されている。そして、
このデコーダ14は、入力端子A0〜A7とB0〜B7に各々供給
されるデータのビットパターンが一致した時点で、出力
端子Ｙから一致信号EQ2を出力する。この一致信号EQ
2と、コンパレータ12から出力された一致信号EQ1とが、
アンドゲート15の入力端に供給され、このアンドゲート
15で論理積がとられ、一致信号EQとしてリングオシレー
タ10とカウンタ11の各リセット入力端子Ｒに供給される
と共に、出力パルスP0として外部に出力される。
この図において、10は、一定時間Ｔを８等分割したタイ
ミングで、位相がT/8ずつ異なるタイミングパルスTP0〜
TP7を順次発生するリングオシレータであり、これらタ
イミングパルスTP0〜TP7は出力端子Q0〜Q7から各々出力
され、デコーダ14の一方の入力端子A0〜A7に各々供給さ
れると共に、アンドゲート16-0〜16-7の一方の入力端に
各々供給される。この場合、一定時間Ｔは各タイミング
パルスTP0〜TP7の１周期に相当する時間である。またリ
ングオシレータ10はリセット入力端子Ｒに後述する一致
パルスEQが供給される毎にリセットされる。11はリング
オシレータ10の出力端子Q0か出力されるタイミングパル
スTP0をカウントするＭビットのカウンタであり、その
リセット入力端子Ｒに一致パルスEQが供給される毎にリ
セットされる。このカウンタ11のカウント値はコンパレ
ータ12の一方の入力端子Ａと後述するレジスタ17に供給
される。コンパレータ12の他方の入力端子Ｂには、レジ
スタ13によって保持されている設定データDsの上位Ｍビ
ットのデータが供給されている。そして、このコンパレ
ータ12は、入力端子ＡとＢに各々供給されるデータが一
致した時点で、出力端子Ｙから一致信号EQ1を出力す
る。また、デコーダ14の他方の入力端子B0〜B7には、レ
ジスタ13によって保持されている設定データDsの下位Ｎ
ビット（Ｎ＝８）のデータが供給されている。そして、
このデコーダ14は、入力端子A0〜A7とB0〜B7に各々供給
されるデータのビットパターンが一致した時点で、出力
端子Ｙから一致信号EQ2を出力する。この一致信号EQ
2と、コンパレータ12から出力された一致信号EQ1とが、
アンドゲート15の入力端に供給され、このアンドゲート
15で論理積がとられ、一致信号EQとしてリングオシレー
タ10とカウンタ11の各リセット入力端子Ｒに供給される
と共に、出力パルスP0として外部に出力される。
一方、外部から供給された入力パルスPiは、アンドゲ
ート16-0〜16-7の他方の入力端に各々供給されると共
に、レジスタ17のロード入力端子Ｌに供給される。各ア
ンドゲート16-0〜16-7は、リングオシレータ10から供給
されるタイミングパルスTP0〜TP7によって順次開状態と
なり、入力パルスPiが供給された時点で開状態となって
いるアンドゲート16-0〜16-7のいずれかを介して、入力
パルスPiがエンコーダ18の入力端子I0〜I7のいずれかに
供給される。そして、エンコーダ18によってエンコード
されたデータが出力端子O0〜O2から出力され、レジスタ
17によって保持される。また、入力パルスPiが供給され
た時点におけるカウンタ11のカウント値がレジスタ17に
よって保持される。これらレジスタ17によって保持され
たデータが、入力パルスPiに対する出力パルスPoの位相
差に対応した位相誤差データとして、ループフィルタ19
へ供給される。ループフィルタ19は、レジスタ17から供
給される位相誤差データから不必要な周波数成分を除去
し、設定データDsとしてレジスタ13へ供給するもので、
実時間ディジタル演算処理が可能なストアド・プログラ
ム型のプロセッサであるDSP（ディジタル・シクナル・
プロセッサ）によって構成されている。上述したリング
オシレータ10と、カウンタ11と、コンパレータ12と、レ
ジスタ13と、デコーダ14と、アンドゲート15によってDC
O20が構成され、また、アンドゲート16-0〜16-7と、レ
ジスタ17と、エンコーダ18によってDPC21が構成されて
いる。
ート16-0〜16-7の他方の入力端に各々供給されると共
に、レジスタ17のロード入力端子Ｌに供給される。各ア
ンドゲート16-0〜16-7は、リングオシレータ10から供給
されるタイミングパルスTP0〜TP7によって順次開状態と
なり、入力パルスPiが供給された時点で開状態となって
いるアンドゲート16-0〜16-7のいずれかを介して、入力
パルスPiがエンコーダ18の入力端子I0〜I7のいずれかに
供給される。そして、エンコーダ18によってエンコード
されたデータが出力端子O0〜O2から出力され、レジスタ
17によって保持される。また、入力パルスPiが供給され
た時点におけるカウンタ11のカウント値がレジスタ17に
よって保持される。これらレジスタ17によって保持され
たデータが、入力パルスPiに対する出力パルスPoの位相
差に対応した位相誤差データとして、ループフィルタ19
へ供給される。ループフィルタ19は、レジスタ17から供
給される位相誤差データから不必要な周波数成分を除去
し、設定データDsとしてレジスタ13へ供給するもので、
実時間ディジタル演算処理が可能なストアド・プログラ
ム型のプロセッサであるDSP（ディジタル・シクナル・
プロセッサ）によって構成されている。上述したリング
オシレータ10と、カウンタ11と、コンパレータ12と、レ
ジスタ13と、デコーダ14と、アンドゲート15によってDC
O20が構成され、また、アンドゲート16-0〜16-7と、レ
ジスタ17と、エンコーダ18によってDPC21が構成されて
いる。
次に、上述した一実施例の動作について、第２図を参
照して説明する。ここで、設定データDsの上位Ｍビット
のデータが“3"、下位Ｎビットのデータが“4"であった
とする。リングオシレータ10は、第２図（イ）に示す仮
想クロックパルスφに基づいて、同図（ロ）〜（リ）に
示すように、一定時間Ｔを８等分割したタイミングで、
位相がT/8ずつ異なるタイミングパルスTP0〜TP7を順次
発生する。また、カウンタ11のカウント値は、第２図
（ヌ）に示すようにタイミングパルスTP0の立ち上がり
タイミングで順次増加する。そして、そのカウント値が
“3"となった時点で、コンパレータ12によって設定デー
タDsの上位Ｍビットのデータ“3"との一致が検出され、
これによりコンパレータ12から一致パルスEQ1が出力さ
れる。さらに、カウント値が“3"となっている期間にお
いて、リングオシレータ10からタイミングパルスTP3が
出力されると、デコーダ14によって設定データDsの下位
Ｎビットのデータ“4"との一致が検出され、これにより
デコーダ14から一致パルスEQ2が出力される。これによ
り、第２図（ル）に示すようにアンドゲート15を介して
一致パルスEQが出力され、リングオシレータ10とカウン
タ11がリセットされると共に、この一致パルスEQが出力
パルスP0として外部へ出力される。
照して説明する。ここで、設定データDsの上位Ｍビット
のデータが“3"、下位Ｎビットのデータが“4"であった
とする。リングオシレータ10は、第２図（イ）に示す仮
想クロックパルスφに基づいて、同図（ロ）〜（リ）に
示すように、一定時間Ｔを８等分割したタイミングで、
位相がT/8ずつ異なるタイミングパルスTP0〜TP7を順次
発生する。また、カウンタ11のカウント値は、第２図
（ヌ）に示すようにタイミングパルスTP0の立ち上がり
タイミングで順次増加する。そして、そのカウント値が
“3"となった時点で、コンパレータ12によって設定デー
タDsの上位Ｍビットのデータ“3"との一致が検出され、
これによりコンパレータ12から一致パルスEQ1が出力さ
れる。さらに、カウント値が“3"となっている期間にお
いて、リングオシレータ10からタイミングパルスTP3が
出力されると、デコーダ14によって設定データDsの下位
Ｎビットのデータ“4"との一致が検出され、これにより
デコーダ14から一致パルスEQ2が出力される。これによ
り、第２図（ル）に示すようにアンドゲート15を介して
一致パルスEQが出力され、リングオシレータ10とカウン
タ11がリセットされると共に、この一致パルスEQが出力
パルスP0として外部へ出力される。
一方、外部から供給された入力パルスPiは、リングオ
シレータ10から供給されるタイミングパルスTP0〜TP7に
よって順次開状態となるアンドゲート16-0〜16-7を介し
て、エンコーダ18の入力端子I0〜I7のいずれかに供給さ
れ、このエンコーダ18によってエンコードされたデータ
がレジスタ17によって保持される。また、入力パルスPi
が供給された時点におけるカウンタ11のカウント値がレ
ジスタ17によって保持され、これらレジスタ17によって
保持されたデータが、入力パルスPiに対する出力パルス
Poの位相差に対応した位相誤差データとして、ループフ
ィルタ19へ供給される。そして、ループフィルタ19によ
って不必要な周波数成分を除去され、設定データDsとし
てレジスタ13へ供給される。
シレータ10から供給されるタイミングパルスTP0〜TP7に
よって順次開状態となるアンドゲート16-0〜16-7を介し
て、エンコーダ18の入力端子I0〜I7のいずれかに供給さ
れ、このエンコーダ18によってエンコードされたデータ
がレジスタ17によって保持される。また、入力パルスPi
が供給された時点におけるカウンタ11のカウント値がレ
ジスタ17によって保持され、これらレジスタ17によって
保持されたデータが、入力パルスPiに対する出力パルス
Poの位相差に対応した位相誤差データとして、ループフ
ィルタ19へ供給される。そして、ループフィルタ19によ
って不必要な周波数成分を除去され、設定データDsとし
てレジスタ13へ供給される。
上述した動作を繰り返すことにより、入力パルスPiと
出力パルスPoの位相差が常に一定となる方向へ動作し、
この結果、入力パルスPiの周波数に追従する出力パルス
Poが得られる。
出力パルスPoの位相差が常に一定となる方向へ動作し、
この結果、入力パルスPiの周波数に追従する出力パルス
Poが得られる。
「発明の効果」 以上説明したように、この発明によれば、リングオシ
レータから一定時間を等分割したタイミングで、順次位
相がずれた複数のタイミングパルスが出力されると共
に、カウンタのカウント値が一定時間が経過する毎にア
ップカウントされ、そして、位相誤差検出手段が、入力
パルスが到来する毎に、複数のタイミングパルスをエン
コードした値とカウンタのカウント値とを保持し、この
保持したデータを位相誤差データとしてループフィルタ
に出力し、このループフィルタによって位相誤差データ
から不必要な周波数成分が除去され、さらに、比較手段
によって、ループフィルタの出力データの上位側データ
とカウント値とが比較されると共に、ループフィルタの
出力データの下位側データとタイミングパルスとが比較
され、これらが各々一致した時点で一致パルスが出力さ
れ、この一致パルスが入力パルスに追従した出力パルス
として出力されるので、リングオシレータから出力され
る複数のタイミングパルスの位相差が、PLL全体の分解
能を決定することになり、これによりカウンタの動作速
度を低く抑えてもPLL全体の分解能を高めることがで
き、高周波パルス信号を処理することが可能になるとい
う効果が得られる。
レータから一定時間を等分割したタイミングで、順次位
相がずれた複数のタイミングパルスが出力されると共
に、カウンタのカウント値が一定時間が経過する毎にア
ップカウントされ、そして、位相誤差検出手段が、入力
パルスが到来する毎に、複数のタイミングパルスをエン
コードした値とカウンタのカウント値とを保持し、この
保持したデータを位相誤差データとしてループフィルタ
に出力し、このループフィルタによって位相誤差データ
から不必要な周波数成分が除去され、さらに、比較手段
によって、ループフィルタの出力データの上位側データ
とカウント値とが比較されると共に、ループフィルタの
出力データの下位側データとタイミングパルスとが比較
され、これらが各々一致した時点で一致パルスが出力さ
れ、この一致パルスが入力パルスに追従した出力パルス
として出力されるので、リングオシレータから出力され
る複数のタイミングパルスの位相差が、PLL全体の分解
能を決定することになり、これによりカウンタの動作速
度を低く抑えてもPLL全体の分解能を高めることがで
き、高周波パルス信号を処理することが可能になるとい
う効果が得られる。
第１図はこの発明の一実施例によるディジタルPLL回路
の構成を示すブロック図、第２図は同実施例の動作を説
明するための各部の波形図、第３図は従来のディジタル
PLL回路の構成を示すブロック図、第４図は同ディジタ
ルPLL回路のDCOの構成を示すブロック図である。 10……リングオシレータ、 11……カウンタ、 12……コンパレータ、 13……レジスタ、 14……デコーダ（12〜14が比較手段）、 15,16-0〜16-7……アンドゲート、 17……レジスタ、 18……エンコーダ、 19……ループフィルタ、 20……DCO、 21……DPC（位相誤差検出手段）。
の構成を示すブロック図、第２図は同実施例の動作を説
明するための各部の波形図、第３図は従来のディジタル
PLL回路の構成を示すブロック図、第４図は同ディジタ
ルPLL回路のDCOの構成を示すブロック図である。 10……リングオシレータ、 11……カウンタ、 12……コンパレータ、 13……レジスタ、 14……デコーダ（12〜14が比較手段）、 15,16-0〜16-7……アンドゲート、 17……レジスタ、 18……エンコーダ、 19……ループフィルタ、 20……DCO、 21……DPC（位相誤差検出手段）。
Claims (1)
- 【請求項１】一致パルスが到来する毎にリセットされる
と共に、一定時間を等分割したタイミングで、順次位相
がずれた複数のタイミングパルスを発生するリングオシ
レータと、 前記一致パルスが到来する毎にリセットされると共に、
前記一定時間が経過する毎にアップカウントするカウン
タと、 入力パルスが到来する毎に、前記複数のタイミングパル
スをエンコードした値と前記カウンタのカウント値とを
保持し、この保持したデータを位相誤差データとして出
力する位相誤差検出手段と、 前記位相誤差データから不必要な周波数成分を除去する
ループフィルタと、 前記ループフィルタの出力データの上位側データと前記
カウンタのカウント値とを比較すると共に、前記ループ
フィルタの出力データの下位側データと前記リングオシ
レータから出力されるタイミングパルスとを比較し、こ
れらが各々一致した場合に一致パルスを出力する比較手
段と、 を具備することを特徴とするディジタルPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2184476A JP2861308B2 (ja) | 1990-07-12 | 1990-07-12 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2184476A JP2861308B2 (ja) | 1990-07-12 | 1990-07-12 | ディジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0472816A JPH0472816A (ja) | 1992-03-06 |
| JP2861308B2 true JP2861308B2 (ja) | 1999-02-24 |
Family
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