JPH0472816A - ディジタルpll回路 - Google Patents
ディジタルpll回路Info
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- JPH0472816A JPH0472816A JP2184476A JP18447690A JPH0472816A JP H0472816 A JPH0472816 A JP H0472816A JP 2184476 A JP2184476 A JP 2184476A JP 18447690 A JP18447690 A JP 18447690A JP H0472816 A JPH0472816 A JP H0472816A
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- pulse
- data
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Links
- 238000001514 detection method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 101001044908 Cairina moschata Chymotrypsin inhibitor Proteins 0.000 description 4
- 239000000470 constituent Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、P L L (位相同期ループ)の各構成
要素を全てディノタル化したディジタルP L L回路
に関するものである。
要素を全てディノタル化したディジタルP L L回路
に関するものである。
「従来の技術」
従来、ディジタルP L L回路は第3図に示すように
構成されている。この図において、外部からシリアルに
供給される入力パルスPiは、DPC(デインタル・フ
ェイズ・コンパレータ)1へ供給される。このDPCI
は、カウンタ等によって構成されており、外部から供給
される入力パルスPiと、後述するDCO(ディジタル
制御発振器)3がら供給される出力パルスPOとの位相
差を検出し、この位相差に応じたパルス信号をループフ
ィルタ2へ供給する。このループフィルタ2においては
、D P C+の出力パルス信号に含まれる高周波成分
や雑音成分が除去され、実際の位相差に応した設定デー
タDsIJ<DCO3へ供給される。このD C03は
、設定データDsに応じた周波数のパルス信号を出力す
るもので、第4図に示すように構成されている。すなわ
ち、設定データD sが入力レノスタ4によって保持さ
れ、そのデータが比較器5の一方の入力端子へに供給さ
れる。この比較器5の他方の入力端子Bには、カウンタ
6のカウント値か供給される。このカウンタ6は一定周
波数のクロックパルスφをカウントするものである。
構成されている。この図において、外部からシリアルに
供給される入力パルスPiは、DPC(デインタル・フ
ェイズ・コンパレータ)1へ供給される。このDPCI
は、カウンタ等によって構成されており、外部から供給
される入力パルスPiと、後述するDCO(ディジタル
制御発振器)3がら供給される出力パルスPOとの位相
差を検出し、この位相差に応じたパルス信号をループフ
ィルタ2へ供給する。このループフィルタ2においては
、D P C+の出力パルス信号に含まれる高周波成分
や雑音成分が除去され、実際の位相差に応した設定デー
タDsIJ<DCO3へ供給される。このD C03は
、設定データDsに応じた周波数のパルス信号を出力す
るもので、第4図に示すように構成されている。すなわ
ち、設定データD sが入力レノスタ4によって保持さ
れ、そのデータが比較器5の一方の入力端子へに供給さ
れる。この比較器5の他方の入力端子Bには、カウンタ
6のカウント値か供給される。このカウンタ6は一定周
波数のクロックパルスφをカウントするものである。
そして、比較器5は人力レンスタ4を介して供給された
設定データDsと、カウンタ6のカウント値とを比較し
、両者か一致した時点て、その出力端子Yから一致信号
EQを出力する。この一致信号EQはカウンタ6のリセ
ット入力端子Rへ供給されると共に、出力パルスPoと
して出力される。
設定データDsと、カウンタ6のカウント値とを比較し
、両者か一致した時点て、その出力端子Yから一致信号
EQを出力する。この一致信号EQはカウンタ6のリセ
ット入力端子Rへ供給されると共に、出力パルスPoと
して出力される。
これに31−リカウンタ6のカウント値はクロックパル
スφの周波数に応じた傾きで順次増加すると共に、設定
データDsと同じ値となる毎にリセッ)・され、この結
果、設定データDsに応じた周波数の出力パルスPoが
得られることになる。このようなりCO3から出力され
る出力パルスPoは、第3図に示すように、外部へ出力
されると共に、DPCIへ供給される。
スφの周波数に応じた傾きで順次増加すると共に、設定
データDsと同じ値となる毎にリセッ)・され、この結
果、設定データDsに応じた周波数の出力パルスPoが
得られることになる。このようなりCO3から出力され
る出力パルスPoは、第3図に示すように、外部へ出力
されると共に、DPCIへ供給される。
そして、DPCIおよびDCO3が、通常のアナログP
LL回路の位相比較器およびVCO(電圧制御発振器)
として各々機能することにより、全体として入力パルス
Piの周波数に追従して動作し、人力パルスP1と出力
パルスPoの位相差が常に一定となる方向へ動作する。
LL回路の位相比較器およびVCO(電圧制御発振器)
として各々機能することにより、全体として入力パルス
Piの周波数に追従して動作し、人力パルスP1と出力
パルスPoの位相差が常に一定となる方向へ動作する。
「発明が解決しようとする課題」
ところで、」二連したディジタルP L L回路におい
て、DCO3に設けられたカウンタ6の動作速度はクロ
ックパルスφの周波数に依存し、このクロックパルスφ
の周波数によってDCO3の発振周波数の分解能、さら
にはP■、■、全全体分解能が決定されてしまう。しか
しなから、カウンタ6の動作速度には限界があるため、
P L Lとして処理し得るパルス信号の周波数が制限
されてしまい、これにより、高周波パルス信号を処理す
ることができないという問題があった。また、DPCI
においても、カウンタを用いているため同様の問題があ
った。
て、DCO3に設けられたカウンタ6の動作速度はクロ
ックパルスφの周波数に依存し、このクロックパルスφ
の周波数によってDCO3の発振周波数の分解能、さら
にはP■、■、全全体分解能が決定されてしまう。しか
しなから、カウンタ6の動作速度には限界があるため、
P L Lとして処理し得るパルス信号の周波数が制限
されてしまい、これにより、高周波パルス信号を処理す
ることができないという問題があった。また、DPCI
においても、カウンタを用いているため同様の問題があ
った。
この発明は上述した事情に鑑みてなされたもので、カウ
ンタの動作速度による制限を受けずに分解能の向」二を
図ることができるディジタルP L I、回路を提供す
ることを目的としている。
ンタの動作速度による制限を受けずに分解能の向」二を
図ることができるディジタルP L I、回路を提供す
ることを目的としている。
1課題を解決するための手段」
この発明は、一致パルスが到来する毎にリセットされる
と共に、一定時間を等分割したタイミングで、順次位相
がずれた複数のタイミングパルスを発生ずるリングオシ
レータと、前記一致パルスが到来する毎にリセットされ
ると共に、前記一定時間が経過する毎にアップカウント
するカウンタと、入力パルスか到来する毎に、前記複数
のタイミングパルスをエンコードした値と前記カウンタ
のカウノI−値とを保持し、この保持したデータを位相
誤差データとして出力する位相誤差検出手段と、前記位
相誤差データから不必要な周波数成分を除去するループ
フィルタと、前記ループフィルタの出力データの上位側
データと前記カウンタのカウント値とを比較すると共に
、前記ループフィルタの出力データの下位側データと前
記リングオシレータから出力されるタイミングパルスと
を比較し、これらが各々一致した場合に一致パルスを出
力する比較手段とを具備することを特徴としている。
と共に、一定時間を等分割したタイミングで、順次位相
がずれた複数のタイミングパルスを発生ずるリングオシ
レータと、前記一致パルスが到来する毎にリセットされ
ると共に、前記一定時間が経過する毎にアップカウント
するカウンタと、入力パルスか到来する毎に、前記複数
のタイミングパルスをエンコードした値と前記カウンタ
のカウノI−値とを保持し、この保持したデータを位相
誤差データとして出力する位相誤差検出手段と、前記位
相誤差データから不必要な周波数成分を除去するループ
フィルタと、前記ループフィルタの出力データの上位側
データと前記カウンタのカウント値とを比較すると共に
、前記ループフィルタの出力データの下位側データと前
記リングオシレータから出力されるタイミングパルスと
を比較し、これらが各々一致した場合に一致パルスを出
力する比較手段とを具備することを特徴としている。
「作用」
上記構成によれば、リングオシレータから一定時間を等
分割したタイミングで、順次位相がずれた複数のタイミ
ングパルスか出ツノされると共に、カウンタのカウント
値が一定時間が経過する毎にアップカウントされ、そし
て、位相誤差検出手段が、入力パルスが到来する毎に、
複数のタイミングパルスをエンコードした値とカウンタ
のカウント値とを保持し、この保持したデータを位相誤
差データとしてループフィルタに出力し、このループフ
ィルタによって位相誤差データから不必要な周θU数成
分か除u2され、さらに、比較手段に、1−。
分割したタイミングで、順次位相がずれた複数のタイミ
ングパルスか出ツノされると共に、カウンタのカウント
値が一定時間が経過する毎にアップカウントされ、そし
て、位相誤差検出手段が、入力パルスが到来する毎に、
複数のタイミングパルスをエンコードした値とカウンタ
のカウント値とを保持し、この保持したデータを位相誤
差データとしてループフィルタに出力し、このループフ
ィルタによって位相誤差データから不必要な周θU数成
分か除u2され、さらに、比較手段に、1−。
て、ループフィルタの出力データの上位側データとカウ
ント値とが比較されると共に、ループフィルタの出力デ
ータの下位側データとタイミンクパルスとが比較され、
これらが各々一致した時点で一致パルスが出力され、こ
の一致パルスが入力パルスに追従した出力パルスとして
出力される。
ント値とが比較されると共に、ループフィルタの出力デ
ータの下位側データとタイミンクパルスとが比較され、
これらが各々一致した時点で一致パルスが出力され、こ
の一致パルスが入力パルスに追従した出力パルスとして
出力される。
「実施例」
以下、図面を参照し、この発明の詳細な説明゛4゛る。
第1図はこの発明の一実施例の構成を示す図である。こ
の図において、10は、一定時間Tを8等分割したタイ
ミングで、位相がT/8ずつ異なるタイミングパルスT
Po〜i” P 7を順次発生ずるリングオシレータで
あり、これらタイミングパルスT P o〜1゛P7は
出力端子Q。−Q、から各々出力され、デコーダ14の
一方の入力端子A。−A7に各々供給されると共に、ア
ントゲ−1−16−、−16−1,の一方の入力端に各
々供給される。この場合、一定時間Tは各タイミングパ
ルスT P o〜T P 7の1周期に相当する時間で
ある。またリングオシレータ10はリセット入力端子R
に後述する一致パルスEQが供給される毎にリセットさ
れる。11はリングオシレータ10の出力端子Q。か出
力されるタイミングパルス’r p oをカウントする
Mビットのカウンタてあり、そのリセット入力端子Rに
一致パルスEQが供給される毎にリセットされる。
の図において、10は、一定時間Tを8等分割したタイ
ミングで、位相がT/8ずつ異なるタイミングパルスT
Po〜i” P 7を順次発生ずるリングオシレータで
あり、これらタイミングパルスT P o〜1゛P7は
出力端子Q。−Q、から各々出力され、デコーダ14の
一方の入力端子A。−A7に各々供給されると共に、ア
ントゲ−1−16−、−16−1,の一方の入力端に各
々供給される。この場合、一定時間Tは各タイミングパ
ルスT P o〜T P 7の1周期に相当する時間で
ある。またリングオシレータ10はリセット入力端子R
に後述する一致パルスEQが供給される毎にリセットさ
れる。11はリングオシレータ10の出力端子Q。か出
力されるタイミングパルス’r p oをカウントする
Mビットのカウンタてあり、そのリセット入力端子Rに
一致パルスEQが供給される毎にリセットされる。
このカウンタ11のカウント値はコンパレータ12の一
方の入力端千人と後述するレジスタ17に供給される。
方の入力端千人と後述するレジスタ17に供給される。
コンパレークI2の他方の入力端子Bには、レジスタ1
3によって保持されている設定データDsの上位Mビッ
トのデータが供給されている。そして、このコンパレー
タ12は、入力端子AとBに各々供給されるデータが一
致した時点で、出力端子Yから一致信号EQ、を出力す
る。
3によって保持されている設定データDsの上位Mビッ
トのデータが供給されている。そして、このコンパレー
タ12は、入力端子AとBに各々供給されるデータが一
致した時点で、出力端子Yから一致信号EQ、を出力す
る。
また、デコーダ14の他方の入力端子B。−B7には、
レジスタ13によって保持されている設定データDsの
下位Nビット(N=8)のデータが供給されている。そ
して、このデコーダ14は、入力端子A。−A7とB。
レジスタ13によって保持されている設定データDsの
下位Nビット(N=8)のデータが供給されている。そ
して、このデコーダ14は、入力端子A。−A7とB。
−B7に各々供給されるデータのヒツトパターンが一致
した時点で、出力端子Yから一致信号EQ、を出力する
。この一致信号EQ、と、コンパレータ12から出力さ
れた一致信号EQ、とか、アントケート15の入力端に
供給され、このアンドゲートI5で論理積がとられ、一
致信号EQとしてリングオシレータ10とカウンタ11
の各リセット入力端子Rに供給されると共に、出ツノパ
ルスP。として外部に出力される。
した時点で、出力端子Yから一致信号EQ、を出力する
。この一致信号EQ、と、コンパレータ12から出力さ
れた一致信号EQ、とか、アントケート15の入力端に
供給され、このアンドゲートI5で論理積がとられ、一
致信号EQとしてリングオシレータ10とカウンタ11
の各リセット入力端子Rに供給されると共に、出ツノパ
ルスP。として外部に出力される。
一方、外部から供給された入力パルスP1は、アンドゲ
ートI 6−、−16.−7の他方の入力端に各々供給
されると共に、レジスタ17のロード入力端子りに供給
される。各アンドゲート16−o〜16−7は、リング
オシレータ10から供給されるタイミングパルスTPo
−TP7によって順次開状態となり、入力パルスP1が
供給された時点で開状態となっているアンドゲート16
−o〜16−7のいずれかを介して、入力パルスPiが
エンコーダI8の入力端子■。−17のいずれかに供給
される。
ートI 6−、−16.−7の他方の入力端に各々供給
されると共に、レジスタ17のロード入力端子りに供給
される。各アンドゲート16−o〜16−7は、リング
オシレータ10から供給されるタイミングパルスTPo
−TP7によって順次開状態となり、入力パルスP1が
供給された時点で開状態となっているアンドゲート16
−o〜16−7のいずれかを介して、入力パルスPiが
エンコーダI8の入力端子■。−17のいずれかに供給
される。
そして、エンコーダI8によってエンコードされたデー
タが出力端子0゜〜02から出力され、レジスタ17に
よって保持される。また、入力パルスPiが供給された
時点におけるカウンタIIのカウント値がレジスタ17
によって保持される。これらレジスタ17によって保持
されたデータが、入力パルスPiに対する出力パルスP
oの位相差に対応した位相誤差データとして、ループフ
ィルタ1つへ供給される。ループフィルタ19は、レジ
スタ17から供給される位相誤差データから不必要な周
波数成分を除去し、設定データDsとしてレジスタ13
へ供給するもので、実時間ディノタル演算処理が可能な
ストアト・プログラム型のプロセッサであるDSP(デ
ィジタル・シグナル・プロセッサ)によって構成されて
いる。上述したリングオシレータIOと、カウンタ11
と、コンパレータ12と、レジスタ13と、デコーダ1
4と、アントゲート15によってDCO20が構成され
、また、アンドケート16.−o〜16−7と、レジス
タ17と、エンコーダ18によってDPC21が構成さ
れている。
タが出力端子0゜〜02から出力され、レジスタ17に
よって保持される。また、入力パルスPiが供給された
時点におけるカウンタIIのカウント値がレジスタ17
によって保持される。これらレジスタ17によって保持
されたデータが、入力パルスPiに対する出力パルスP
oの位相差に対応した位相誤差データとして、ループフ
ィルタ1つへ供給される。ループフィルタ19は、レジ
スタ17から供給される位相誤差データから不必要な周
波数成分を除去し、設定データDsとしてレジスタ13
へ供給するもので、実時間ディノタル演算処理が可能な
ストアト・プログラム型のプロセッサであるDSP(デ
ィジタル・シグナル・プロセッサ)によって構成されて
いる。上述したリングオシレータIOと、カウンタ11
と、コンパレータ12と、レジスタ13と、デコーダ1
4と、アントゲート15によってDCO20が構成され
、また、アンドケート16.−o〜16−7と、レジス
タ17と、エンコーダ18によってDPC21が構成さ
れている。
次に、」二連した一実施例の動作について、第2図を参
照して説明する。ここで、設定データDsの上位Mビッ
トのデータが“3”、下位Nヒツトのデータが“4”で
あったとする。リングオシレータIOは、第2図(イ)
に示す仮想クロックパルスφに箔づいて、同図(ロ)〜
(す)に示すにうに、一定時間′I゛を8等分割したタ
イミングで、位相がT /8ずつ異なるタイミングパル
スTI−’、−TP7を順次発生ずる。また、カウンタ
11のカウント値は、第2図(ヌ)に示すようにタイミ
ングパルス’I” P 。
照して説明する。ここで、設定データDsの上位Mビッ
トのデータが“3”、下位Nヒツトのデータが“4”で
あったとする。リングオシレータIOは、第2図(イ)
に示す仮想クロックパルスφに箔づいて、同図(ロ)〜
(す)に示すにうに、一定時間′I゛を8等分割したタ
イミングで、位相がT /8ずつ異なるタイミングパル
スTI−’、−TP7を順次発生ずる。また、カウンタ
11のカウント値は、第2図(ヌ)に示すようにタイミ
ングパルス’I” P 。
の立ち上かりタイミングで順次増加する。そして、その
カウント値が“3”となった時点て、コンパレータI2
によって設定データDsの」三位Mビットのデータ“3
″との一致が検出され、これによりコンパレータ12か
ら一致パルスEQ、が出力される。さらに、カウント値
が“3”となっている期間において、リングオシレータ
10からタイミングパルスTP3か出力されると、デコ
ーダ14によって設定データDsの下位Nヒツトのデー
タ”4”との一致が検出され、これによりデコーダ14
から致パルスEQ2か出力される。これにより、第2図
(ル)に示すようにアンドゲート15を介して一致パル
スEQが出力され、リングオシレータIOとカウンタ1
1がリセットされると共に、この致パルスEQが出力パ
ルスP。とじて外部へ出力される。
カウント値が“3”となった時点て、コンパレータI2
によって設定データDsの」三位Mビットのデータ“3
″との一致が検出され、これによりコンパレータ12か
ら一致パルスEQ、が出力される。さらに、カウント値
が“3”となっている期間において、リングオシレータ
10からタイミングパルスTP3か出力されると、デコ
ーダ14によって設定データDsの下位Nヒツトのデー
タ”4”との一致が検出され、これによりデコーダ14
から致パルスEQ2か出力される。これにより、第2図
(ル)に示すようにアンドゲート15を介して一致パル
スEQが出力され、リングオシレータIOとカウンタ1
1がリセットされると共に、この致パルスEQが出力パ
ルスP。とじて外部へ出力される。
一方、外部から供給された人力パルスPiは、リングオ
シレータlOから供給されるタイミングパルス’rPo
−TP7によって順次開状態となるアンドゲート16.
−o〜16−7を介して、エンコーダ18の入力端子I
。〜■7のいずれかに供給され、このエンコーダ18に
よってエンコードされたデータがレジスタI7によって
保持される。また、入力パルスPiが供給された時点に
おけるカウンタ11のカウント値がレジスタ!7によっ
て保持され、これらレジスタ17によって保持されたデ
ータが、入力パルスPiに対する出力パルスPoの位相
差に対応した位相誤差データとして、ループフィルタ1
9へ供給される。そして、ループフィルタI9によって
不必要な周波数成分を除去され、設定データDsとして
レジスタ13へ供給される。
シレータlOから供給されるタイミングパルス’rPo
−TP7によって順次開状態となるアンドゲート16.
−o〜16−7を介して、エンコーダ18の入力端子I
。〜■7のいずれかに供給され、このエンコーダ18に
よってエンコードされたデータがレジスタI7によって
保持される。また、入力パルスPiが供給された時点に
おけるカウンタ11のカウント値がレジスタ!7によっ
て保持され、これらレジスタ17によって保持されたデ
ータが、入力パルスPiに対する出力パルスPoの位相
差に対応した位相誤差データとして、ループフィルタ1
9へ供給される。そして、ループフィルタI9によって
不必要な周波数成分を除去され、設定データDsとして
レジスタ13へ供給される。
」二連した動作を繰り返すことにより、入力パルスPi
と出力パルスPOの位相差が常に一定となる方向へ動作
し、この結果、人力パルスPiの周波数に追従する出力
パルスP oが得られる。
と出力パルスPOの位相差が常に一定となる方向へ動作
し、この結果、人力パルスPiの周波数に追従する出力
パルスP oが得られる。
「発明の効果」
以上説明したように、この発明によれば、リングオシレ
ータから一定時間を等分割したタイミングで、順次位相
がずれた複数のタイミングパルスが出力されると共に、
カウンタのカウント値が一定時間が経過する毎にアップ
カウントされ、そして、位相誤差検出手段が、入力パル
スが到来する毎に、複数のタイミングパルスをエンコー
ドした値とカウンタのカウント値とを保持し、この保持
したデータを位相誤差データとしてループフィルタに出
力し、このループフィルタににって位相誤差データから
不必要な周波数成分が除去され、さらに、比較手段によ
って、ループフィルタの出力データの−1−値開データ
とカウント値とが比較されるとJIH(:1 ループ
フィルタの出力データの下位側データとタイミングパル
スとが比較され、これらが各々一致した時点で一致パル
スが出力され、この一致パルスが入力パルスに追従した
出力パルスとして出力されるので、リングオシレータか
ら出力される複数のタイミングパルスの位相差が、PL
L全体の分解能を決定することになり、これによりカウ
ンタの動作速度を低く抑えてもP L L全体の分解能
を高めることができ、高周波パルス信号を処理すること
が可能になるという効果か得られる。
ータから一定時間を等分割したタイミングで、順次位相
がずれた複数のタイミングパルスが出力されると共に、
カウンタのカウント値が一定時間が経過する毎にアップ
カウントされ、そして、位相誤差検出手段が、入力パル
スが到来する毎に、複数のタイミングパルスをエンコー
ドした値とカウンタのカウント値とを保持し、この保持
したデータを位相誤差データとしてループフィルタに出
力し、このループフィルタににって位相誤差データから
不必要な周波数成分が除去され、さらに、比較手段によ
って、ループフィルタの出力データの−1−値開データ
とカウント値とが比較されるとJIH(:1 ループ
フィルタの出力データの下位側データとタイミングパル
スとが比較され、これらが各々一致した時点で一致パル
スが出力され、この一致パルスが入力パルスに追従した
出力パルスとして出力されるので、リングオシレータか
ら出力される複数のタイミングパルスの位相差が、PL
L全体の分解能を決定することになり、これによりカウ
ンタの動作速度を低く抑えてもP L L全体の分解能
を高めることができ、高周波パルス信号を処理すること
が可能になるという効果か得られる。
第1図はこの発明の一実施例によるディジタルPLL回
路の構成を示すブロック図、第2図は同実施例の動作を
説明するための各部の波形図、第3図は従来のディジタ
ルp r−t、回路の構成を示すブロック図、第4図は
同ディジタルP L L回路のDCOの構成を示すブロ
ック図である。 10・・・・・リングオシレータ、 11−・・・・カウンタ、 l2 ・コンパレータ、 13 ・・レノスタ、 14・・ デコーダ(1 1516−o−I 6 17 ・ レンスタ、 18 ・ エンコーダ、 19 ・・・ループフィルタ、 20・・ I) C0。 21 ・・DPC(位相誤差検出手段)。 2〜14が比較手段)、 7・・・アンドゲート、
路の構成を示すブロック図、第2図は同実施例の動作を
説明するための各部の波形図、第3図は従来のディジタ
ルp r−t、回路の構成を示すブロック図、第4図は
同ディジタルP L L回路のDCOの構成を示すブロ
ック図である。 10・・・・・リングオシレータ、 11−・・・・カウンタ、 l2 ・コンパレータ、 13 ・・レノスタ、 14・・ デコーダ(1 1516−o−I 6 17 ・ レンスタ、 18 ・ エンコーダ、 19 ・・・ループフィルタ、 20・・ I) C0。 21 ・・DPC(位相誤差検出手段)。 2〜14が比較手段)、 7・・・アンドゲート、
Claims (1)
- 【特許請求の範囲】 一致パルスが到来する毎にリセットされると共に、一
定時間を等分割したタイミングで、順次位相がずれた複
数のタイミングパルスを発生するリングオシレータと、 前記一致パルスが到来する毎にリセットされると共に、
前記一定時間が経過する毎にアップカウントするカウン
タと、 入力パルスが到来する毎に、前記複数のタイミングパル
スをエンコードした値と前記カウンタのカウント値とを
保持し、この保持したデータを位相誤差データとして出
力する位相誤差検出手段と、前記位相誤差データから不
必要な周波数成分を除去するループフィルタと、 前記ループフィルタの出力データの上位側データと前記
カウンタのカウント値とを比較すると共に、前記ループ
フィルタの出力データの下位側データと前記リングオシ
レータから出力されるタイミングパルスとを比較し、こ
れらが各々一致した場合に一致パルスを出力する比較手
段と、 を具備することを特徴とするディジタルPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2184476A JP2861308B2 (ja) | 1990-07-12 | 1990-07-12 | ディジタルpll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2184476A JP2861308B2 (ja) | 1990-07-12 | 1990-07-12 | ディジタルpll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0472816A true JPH0472816A (ja) | 1992-03-06 |
JP2861308B2 JP2861308B2 (ja) | 1999-02-24 |
Family
ID=16153838
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2184476A Expired - Fee Related JP2861308B2 (ja) | 1990-07-12 | 1990-07-12 | ディジタルpll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2861308B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH053422A (ja) * | 1991-06-24 | 1993-01-08 | Nec Ic Microcomput Syst Ltd | リングオシレータ回路 |
US5708395A (en) * | 1995-03-23 | 1998-01-13 | Nippondenso Co., Ltd. | Frequency multiplying device and digitally-controlled oscillator |
-
1990
- 1990-07-12 JP JP2184476A patent/JP2861308B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH053422A (ja) * | 1991-06-24 | 1993-01-08 | Nec Ic Microcomput Syst Ltd | リングオシレータ回路 |
US5708395A (en) * | 1995-03-23 | 1998-01-13 | Nippondenso Co., Ltd. | Frequency multiplying device and digitally-controlled oscillator |
US5789985A (en) * | 1995-03-23 | 1998-08-04 | Nippondenso Co., Ltd. | Frequency multiplying device and digitally-controlled oscillator |
Also Published As
Publication number | Publication date |
---|---|
JP2861308B2 (ja) | 1999-02-24 |
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