JPH0472816A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
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- JPH0472816A JPH0472816A JP2184476A JP18447690A JPH0472816A JP H0472816 A JPH0472816 A JP H0472816A JP 2184476 A JP2184476 A JP 2184476A JP 18447690 A JP18447690 A JP 18447690A JP H0472816 A JPH0472816 A JP H0472816A
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- pulse
- data
- loop filter
- time
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Links
- 238000001514 detection method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 101001044908 Cairina moschata Chymotrypsin inhibitor Proteins 0.000 description 4
- 239000000470 constituent Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、Ｐ Ｌ Ｌ （位相同期ループ）の各構成
要素を全てディノタル化したディジタルＰ Ｌ Ｌ回路
に関するものである。
要素を全てディノタル化したディジタルＰ Ｌ Ｌ回路
に関するものである。
「従来の技術」
従来、ディジタルＰ Ｌ Ｌ回路は第３図に示すように
構成されている。この図において、外部からシリアルに
供給される入力パルスＰｉは、ＤＰＣ（デインタル・フ
ェイズ・コンパレータ）１へ供給される。このＤＰＣＩ
は、カウンタ等によって構成されており、外部から供給
される入力パルスＰｉと、後述するＤＣＯ（ディジタル
制御発振器）３がら供給される出力パルスＰＯとの位相
差を検出し、この位相差に応じたパルス信号をループフ
ィルタ２へ供給する。このループフィルタ２においては
、Ｄ Ｐ Ｃ＋の出力パルス信号に含まれる高周波成分
や雑音成分が除去され、実際の位相差に応した設定デー
タＤｓＩＪ＜ＤＣＯ３へ供給される。このＤ Ｃ０３は
、設定データＤｓに応じた周波数のパルス信号を出力す
るもので、第４図に示すように構成されている。すなわ
ち、設定データＤ ｓが入力レノスタ４によって保持さ
れ、そのデータが比較器５の一方の入力端子へに供給さ
れる。この比較器５の他方の入力端子Ｂには、カウンタ
６のカウント値か供給される。このカウンタ６は一定周
波数のクロックパルスφをカウントするものである。
構成されている。この図において、外部からシリアルに
供給される入力パルスＰｉは、ＤＰＣ（デインタル・フ
ェイズ・コンパレータ）１へ供給される。このＤＰＣＩ
は、カウンタ等によって構成されており、外部から供給
される入力パルスＰｉと、後述するＤＣＯ（ディジタル
制御発振器）３がら供給される出力パルスＰＯとの位相
差を検出し、この位相差に応じたパルス信号をループフ
ィルタ２へ供給する。このループフィルタ２においては
、Ｄ Ｐ Ｃ＋の出力パルス信号に含まれる高周波成分
や雑音成分が除去され、実際の位相差に応した設定デー
タＤｓＩＪ＜ＤＣＯ３へ供給される。このＤ Ｃ０３は
、設定データＤｓに応じた周波数のパルス信号を出力す
るもので、第４図に示すように構成されている。すなわ
ち、設定データＤ ｓが入力レノスタ４によって保持さ
れ、そのデータが比較器５の一方の入力端子へに供給さ
れる。この比較器５の他方の入力端子Ｂには、カウンタ
６のカウント値か供給される。このカウンタ６は一定周
波数のクロックパルスφをカウントするものである。
そして、比較器５は人力レンスタ４を介して供給された
設定データＤｓと、カウンタ６のカウント値とを比較し
、両者か一致した時点て、その出力端子Ｙから一致信号
ＥＱを出力する。この一致信号ＥＱはカウンタ６のリセ
ット入力端子Ｒへ供給されると共に、出力パルスＰｏと
して出力される。
設定データＤｓと、カウンタ６のカウント値とを比較し
、両者か一致した時点て、その出力端子Ｙから一致信号
ＥＱを出力する。この一致信号ＥＱはカウンタ６のリセ
ット入力端子Ｒへ供給されると共に、出力パルスＰｏと
して出力される。
これに３１−リカウンタ６のカウント値はクロックパル
スφの周波数に応じた傾きで順次増加すると共に、設定
データＤｓと同じ値となる毎にリセッ）・され、この結
果、設定データＤｓに応じた周波数の出力パルスＰｏが
得られることになる。このようなりＣＯ３から出力され
る出力パルスＰｏは、第３図に示すように、外部へ出力
されると共に、ＤＰＣＩへ供給される。
スφの周波数に応じた傾きで順次増加すると共に、設定
データＤｓと同じ値となる毎にリセッ）・され、この結
果、設定データＤｓに応じた周波数の出力パルスＰｏが
得られることになる。このようなりＣＯ３から出力され
る出力パルスＰｏは、第３図に示すように、外部へ出力
されると共に、ＤＰＣＩへ供給される。
そして、ＤＰＣＩおよびＤＣＯ３が、通常のアナログＰ
ＬＬ回路の位相比較器およびＶＣＯ（電圧制御発振器）
として各々機能することにより、全体として入力パルス
Ｐｉの周波数に追従して動作し、人力パルスＰ１と出力
パルスＰｏの位相差が常に一定となる方向へ動作する。
ＬＬ回路の位相比較器およびＶＣＯ（電圧制御発振器）
として各々機能することにより、全体として入力パルス
Ｐｉの周波数に追従して動作し、人力パルスＰ１と出力
パルスＰｏの位相差が常に一定となる方向へ動作する。
「発明が解決しようとする課題」
ところで、」二連したディジタルＰ Ｌ Ｌ回路におい
て、ＤＣＯ３に設けられたカウンタ６の動作速度はクロ
ックパルスφの周波数に依存し、このクロックパルスφ
の周波数によってＤＣＯ３の発振周波数の分解能、さら
にはＰ■、■、全全体分解能が決定されてしまう。しか
しなから、カウンタ６の動作速度には限界があるため、
Ｐ Ｌ Ｌとして処理し得るパルス信号の周波数が制限
されてしまい、これにより、高周波パルス信号を処理す
ることができないという問題があった。また、ＤＰＣＩ
においても、カウンタを用いているため同様の問題があ
った。
て、ＤＣＯ３に設けられたカウンタ６の動作速度はクロ
ックパルスφの周波数に依存し、このクロックパルスφ
の周波数によってＤＣＯ３の発振周波数の分解能、さら
にはＰ■、■、全全体分解能が決定されてしまう。しか
しなから、カウンタ６の動作速度には限界があるため、
Ｐ Ｌ Ｌとして処理し得るパルス信号の周波数が制限
されてしまい、これにより、高周波パルス信号を処理す
ることができないという問題があった。また、ＤＰＣＩ
においても、カウンタを用いているため同様の問題があ
った。
この発明は上述した事情に鑑みてなされたもので、カウ
ンタの動作速度による制限を受けずに分解能の向」二を
図ることができるディジタルＰ Ｌ Ｉ、回路を提供す
ることを目的としている。
ンタの動作速度による制限を受けずに分解能の向」二を
図ることができるディジタルＰ Ｌ Ｉ、回路を提供す
ることを目的としている。
１課題を解決するための手段」
この発明は、一致パルスが到来する毎にリセットされる
と共に、一定時間を等分割したタイミングで、順次位相
がずれた複数のタイミングパルスを発生ずるリングオシ
レータと、前記一致パルスが到来する毎にリセットされ
ると共に、前記一定時間が経過する毎にアップカウント
するカウンタと、入力パルスか到来する毎に、前記複数
のタイミングパルスをエンコードした値と前記カウンタ
のカウノＩ−値とを保持し、この保持したデータを位相
誤差データとして出力する位相誤差検出手段と、前記位
相誤差データから不必要な周波数成分を除去するループ
フィルタと、前記ループフィルタの出力データの上位側
データと前記カウンタのカウント値とを比較すると共に
、前記ループフィルタの出力データの下位側データと前
記リングオシレータから出力されるタイミングパルスと
を比較し、これらが各々一致した場合に一致パルスを出
力する比較手段とを具備することを特徴としている。
と共に、一定時間を等分割したタイミングで、順次位相
がずれた複数のタイミングパルスを発生ずるリングオシ
レータと、前記一致パルスが到来する毎にリセットされ
ると共に、前記一定時間が経過する毎にアップカウント
するカウンタと、入力パルスか到来する毎に、前記複数
のタイミングパルスをエンコードした値と前記カウンタ
のカウノＩ−値とを保持し、この保持したデータを位相
誤差データとして出力する位相誤差検出手段と、前記位
相誤差データから不必要な周波数成分を除去するループ
フィルタと、前記ループフィルタの出力データの上位側
データと前記カウンタのカウント値とを比較すると共に
、前記ループフィルタの出力データの下位側データと前
記リングオシレータから出力されるタイミングパルスと
を比較し、これらが各々一致した場合に一致パルスを出
力する比較手段とを具備することを特徴としている。
「作用」
上記構成によれば、リングオシレータから一定時間を等
分割したタイミングで、順次位相がずれた複数のタイミ
ングパルスか出ツノされると共に、カウンタのカウント
値が一定時間が経過する毎にアップカウントされ、そし
て、位相誤差検出手段が、入力パルスが到来する毎に、
複数のタイミングパルスをエンコードした値とカウンタ
のカウント値とを保持し、この保持したデータを位相誤
差データとしてループフィルタに出力し、このループフ
ィルタによって位相誤差データから不必要な周θＵ数成
分か除ｕ２され、さらに、比較手段に、１−。
分割したタイミングで、順次位相がずれた複数のタイミ
ングパルスか出ツノされると共に、カウンタのカウント
値が一定時間が経過する毎にアップカウントされ、そし
て、位相誤差検出手段が、入力パルスが到来する毎に、
複数のタイミングパルスをエンコードした値とカウンタ
のカウント値とを保持し、この保持したデータを位相誤
差データとしてループフィルタに出力し、このループフ
ィルタによって位相誤差データから不必要な周θＵ数成
分か除ｕ２され、さらに、比較手段に、１−。
て、ループフィルタの出力データの上位側データとカウ
ント値とが比較されると共に、ループフィルタの出力デ
ータの下位側データとタイミンクパルスとが比較され、
これらが各々一致した時点で一致パルスが出力され、こ
の一致パルスが入力パルスに追従した出力パルスとして
出力される。
ント値とが比較されると共に、ループフィルタの出力デ
ータの下位側データとタイミンクパルスとが比較され、
これらが各々一致した時点で一致パルスが出力され、こ
の一致パルスが入力パルスに追従した出力パルスとして
出力される。
「実施例」
以下、図面を参照し、この発明の詳細な説明゛４゛る。
第１図はこの発明の一実施例の構成を示す図である。こ
の図において、１０は、一定時間Ｔを８等分割したタイ
ミングで、位相がＴ／８ずつ異なるタイミングパルスＴ
Ｐｏ〜ｉ” Ｐ ７を順次発生ずるリングオシレータで
あり、これらタイミングパルスＴ Ｐ ｏ〜１゛Ｐ７は
出力端子Ｑ。−Ｑ、から各々出力され、デコーダ１４の
一方の入力端子Ａ。−Ａ７に各々供給されると共に、ア
ントゲ−１−１６−、−１６−１，の一方の入力端に各
々供給される。この場合、一定時間Ｔは各タイミングパ
ルスＴ Ｐ ｏ〜Ｔ Ｐ ７の１周期に相当する時間で
ある。またリングオシレータ１０はリセット入力端子Ｒ
に後述する一致パルスＥＱが供給される毎にリセットさ
れる。１１はリングオシレータ１０の出力端子Ｑ。か出
力されるタイミングパルス’ｒ ｐ ｏをカウントする
Ｍビットのカウンタてあり、そのリセット入力端子Ｒに
一致パルスＥＱが供給される毎にリセットされる。
の図において、１０は、一定時間Ｔを８等分割したタイ
ミングで、位相がＴ／８ずつ異なるタイミングパルスＴ
Ｐｏ〜ｉ” Ｐ ７を順次発生ずるリングオシレータで
あり、これらタイミングパルスＴ Ｐ ｏ〜１゛Ｐ７は
出力端子Ｑ。−Ｑ、から各々出力され、デコーダ１４の
一方の入力端子Ａ。−Ａ７に各々供給されると共に、ア
ントゲ−１−１６−、−１６−１，の一方の入力端に各
々供給される。この場合、一定時間Ｔは各タイミングパ
ルスＴ Ｐ ｏ〜Ｔ Ｐ ７の１周期に相当する時間で
ある。またリングオシレータ１０はリセット入力端子Ｒ
に後述する一致パルスＥＱが供給される毎にリセットさ
れる。１１はリングオシレータ１０の出力端子Ｑ。か出
力されるタイミングパルス’ｒ ｐ ｏをカウントする
Ｍビットのカウンタてあり、そのリセット入力端子Ｒに
一致パルスＥＱが供給される毎にリセットされる。
このカウンタ１１のカウント値はコンパレータ１２の一
方の入力端千人と後述するレジスタ１７に供給される。
方の入力端千人と後述するレジスタ１７に供給される。
コンパレークＩ２の他方の入力端子Ｂには、レジスタ１
３によって保持されている設定データＤｓの上位Ｍビッ
トのデータが供給されている。そして、このコンパレー
タ１２は、入力端子ＡとＢに各々供給されるデータが一
致した時点で、出力端子Ｙから一致信号ＥＱ、を出力す
る。
３によって保持されている設定データＤｓの上位Ｍビッ
トのデータが供給されている。そして、このコンパレー
タ１２は、入力端子ＡとＢに各々供給されるデータが一
致した時点で、出力端子Ｙから一致信号ＥＱ、を出力す
る。
また、デコーダ１４の他方の入力端子Ｂ。−Ｂ７には、
レジスタ１３によって保持されている設定データＤｓの
下位Ｎビット（Ｎ＝８）のデータが供給されている。そ
して、このデコーダ１４は、入力端子Ａ。−Ａ７とＢ。
レジスタ１３によって保持されている設定データＤｓの
下位Ｎビット（Ｎ＝８）のデータが供給されている。そ
して、このデコーダ１４は、入力端子Ａ。−Ａ７とＢ。
−Ｂ７に各々供給されるデータのヒツトパターンが一致
した時点で、出力端子Ｙから一致信号ＥＱ、を出力する
。この一致信号ＥＱ、と、コンパレータ１２から出力さ
れた一致信号ＥＱ、とか、アントケート１５の入力端に
供給され、このアンドゲートＩ５で論理積がとられ、一
致信号ＥＱとしてリングオシレータ１０とカウンタ１１
の各リセット入力端子Ｒに供給されると共に、出ツノパ
ルスＰ。として外部に出力される。
した時点で、出力端子Ｙから一致信号ＥＱ、を出力する
。この一致信号ＥＱ、と、コンパレータ１２から出力さ
れた一致信号ＥＱ、とか、アントケート１５の入力端に
供給され、このアンドゲートＩ５で論理積がとられ、一
致信号ＥＱとしてリングオシレータ１０とカウンタ１１
の各リセット入力端子Ｒに供給されると共に、出ツノパ
ルスＰ。として外部に出力される。
一方、外部から供給された入力パルスＰ１は、アンドゲ
ートＩ ６−、−１６．−７の他方の入力端に各々供給
されると共に、レジスタ１７のロード入力端子りに供給
される。各アンドゲート１６−ｏ〜１６−７は、リング
オシレータ１０から供給されるタイミングパルスＴＰｏ
−ＴＰ７によって順次開状態となり、入力パルスＰ１が
供給された時点で開状態となっているアンドゲート１６
−ｏ〜１６−７のいずれかを介して、入力パルスＰｉが
エンコーダＩ８の入力端子■。−１７のいずれかに供給
される。
ートＩ ６−、−１６．−７の他方の入力端に各々供給
されると共に、レジスタ１７のロード入力端子りに供給
される。各アンドゲート１６−ｏ〜１６−７は、リング
オシレータ１０から供給されるタイミングパルスＴＰｏ
−ＴＰ７によって順次開状態となり、入力パルスＰ１が
供給された時点で開状態となっているアンドゲート１６
−ｏ〜１６−７のいずれかを介して、入力パルスＰｉが
エンコーダＩ８の入力端子■。−１７のいずれかに供給
される。
そして、エンコーダＩ８によってエンコードされたデー
タが出力端子０゜〜０２から出力され、レジスタ１７に
よって保持される。また、入力パルスＰｉが供給された
時点におけるカウンタＩＩのカウント値がレジスタ１７
によって保持される。これらレジスタ１７によって保持
されたデータが、入力パルスＰｉに対する出力パルスＰ
ｏの位相差に対応した位相誤差データとして、ループフ
ィルタ１つへ供給される。ループフィルタ１９は、レジ
スタ１７から供給される位相誤差データから不必要な周
波数成分を除去し、設定データＤｓとしてレジスタ１３
へ供給するもので、実時間ディノタル演算処理が可能な
ストアト・プログラム型のプロセッサであるＤＳＰ（デ
ィジタル・シグナル・プロセッサ）によって構成されて
いる。上述したリングオシレータＩＯと、カウンタ１１
と、コンパレータ１２と、レジスタ１３と、デコーダ１
４と、アントゲート１５によってＤＣＯ２０が構成され
、また、アンドケート１６．−ｏ〜１６−７と、レジス
タ１７と、エンコーダ１８によってＤＰＣ２１が構成さ
れている。
タが出力端子０゜〜０２から出力され、レジスタ１７に
よって保持される。また、入力パルスＰｉが供給された
時点におけるカウンタＩＩのカウント値がレジスタ１７
によって保持される。これらレジスタ１７によって保持
されたデータが、入力パルスＰｉに対する出力パルスＰ
ｏの位相差に対応した位相誤差データとして、ループフ
ィルタ１つへ供給される。ループフィルタ１９は、レジ
スタ１７から供給される位相誤差データから不必要な周
波数成分を除去し、設定データＤｓとしてレジスタ１３
へ供給するもので、実時間ディノタル演算処理が可能な
ストアト・プログラム型のプロセッサであるＤＳＰ（デ
ィジタル・シグナル・プロセッサ）によって構成されて
いる。上述したリングオシレータＩＯと、カウンタ１１
と、コンパレータ１２と、レジスタ１３と、デコーダ１
４と、アントゲート１５によってＤＣＯ２０が構成され
、また、アンドケート１６．−ｏ〜１６−７と、レジス
タ１７と、エンコーダ１８によってＤＰＣ２１が構成さ
れている。
次に、」二連した一実施例の動作について、第２図を参
照して説明する。ここで、設定データＤｓの上位Ｍビッ
トのデータが“３”、下位Ｎヒツトのデータが“４”で
あったとする。リングオシレータＩＯは、第２図（イ）
に示す仮想クロックパルスφに箔づいて、同図（ロ）〜
（す）に示すにうに、一定時間′Ｉ゛を８等分割したタ
イミングで、位相がＴ ／８ずつ異なるタイミングパル
スＴＩ−’、−ＴＰ７を順次発生ずる。また、カウンタ
１１のカウント値は、第２図（ヌ）に示すようにタイミ
ングパルス’Ｉ” Ｐ 。
照して説明する。ここで、設定データＤｓの上位Ｍビッ
トのデータが“３”、下位Ｎヒツトのデータが“４”で
あったとする。リングオシレータＩＯは、第２図（イ）
に示す仮想クロックパルスφに箔づいて、同図（ロ）〜
（す）に示すにうに、一定時間′Ｉ゛を８等分割したタ
イミングで、位相がＴ ／８ずつ異なるタイミングパル
スＴＩ−’、−ＴＰ７を順次発生ずる。また、カウンタ
１１のカウント値は、第２図（ヌ）に示すようにタイミ
ングパルス’Ｉ” Ｐ 。
の立ち上かりタイミングで順次増加する。そして、その
カウント値が“３”となった時点て、コンパレータＩ２
によって設定データＤｓの」三位Ｍビットのデータ“３
″との一致が検出され、これによりコンパレータ１２か
ら一致パルスＥＱ、が出力される。さらに、カウント値
が“３”となっている期間において、リングオシレータ
１０からタイミングパルスＴＰ３か出力されると、デコ
ーダ１４によって設定データＤｓの下位Ｎヒツトのデー
タ”４”との一致が検出され、これによりデコーダ１４
から致パルスＥＱ２か出力される。これにより、第２図
（ル）に示すようにアンドゲート１５を介して一致パル
スＥＱが出力され、リングオシレータＩＯとカウンタ１
１がリセットされると共に、この致パルスＥＱが出力パ
ルスＰ。とじて外部へ出力される。
カウント値が“３”となった時点て、コンパレータＩ２
によって設定データＤｓの」三位Ｍビットのデータ“３
″との一致が検出され、これによりコンパレータ１２か
ら一致パルスＥＱ、が出力される。さらに、カウント値
が“３”となっている期間において、リングオシレータ
１０からタイミングパルスＴＰ３か出力されると、デコ
ーダ１４によって設定データＤｓの下位Ｎヒツトのデー
タ”４”との一致が検出され、これによりデコーダ１４
から致パルスＥＱ２か出力される。これにより、第２図
（ル）に示すようにアンドゲート１５を介して一致パル
スＥＱが出力され、リングオシレータＩＯとカウンタ１
１がリセットされると共に、この致パルスＥＱが出力パ
ルスＰ。とじて外部へ出力される。
一方、外部から供給された人力パルスＰｉは、リングオ
シレータｌＯから供給されるタイミングパルス’ｒＰｏ
−ＴＰ７によって順次開状態となるアンドゲート１６．
−ｏ〜１６−７を介して、エンコーダ１８の入力端子Ｉ
。〜■７のいずれかに供給され、このエンコーダ１８に
よってエンコードされたデータがレジスタＩ７によって
保持される。また、入力パルスＰｉが供給された時点に
おけるカウンタ１１のカウント値がレジスタ！７によっ
て保持され、これらレジスタ１７によって保持されたデ
ータが、入力パルスＰｉに対する出力パルスＰｏの位相
差に対応した位相誤差データとして、ループフィルタ１
９へ供給される。そして、ループフィルタＩ９によって
不必要な周波数成分を除去され、設定データＤｓとして
レジスタ１３へ供給される。
シレータｌＯから供給されるタイミングパルス’ｒＰｏ
−ＴＰ７によって順次開状態となるアンドゲート１６．
−ｏ〜１６−７を介して、エンコーダ１８の入力端子Ｉ
。〜■７のいずれかに供給され、このエンコーダ１８に
よってエンコードされたデータがレジスタＩ７によって
保持される。また、入力パルスＰｉが供給された時点に
おけるカウンタ１１のカウント値がレジスタ！７によっ
て保持され、これらレジスタ１７によって保持されたデ
ータが、入力パルスＰｉに対する出力パルスＰｏの位相
差に対応した位相誤差データとして、ループフィルタ１
９へ供給される。そして、ループフィルタＩ９によって
不必要な周波数成分を除去され、設定データＤｓとして
レジスタ１３へ供給される。
」二連した動作を繰り返すことにより、入力パルスＰｉ
と出力パルスＰＯの位相差が常に一定となる方向へ動作
し、この結果、人力パルスＰｉの周波数に追従する出力
パルスＰ ｏが得られる。
と出力パルスＰＯの位相差が常に一定となる方向へ動作
し、この結果、人力パルスＰｉの周波数に追従する出力
パルスＰ ｏが得られる。
「発明の効果」
以上説明したように、この発明によれば、リングオシレ
ータから一定時間を等分割したタイミングで、順次位相
がずれた複数のタイミングパルスが出力されると共に、
カウンタのカウント値が一定時間が経過する毎にアップ
カウントされ、そして、位相誤差検出手段が、入力パル
スが到来する毎に、複数のタイミングパルスをエンコー
ドした値とカウンタのカウント値とを保持し、この保持
したデータを位相誤差データとしてループフィルタに出
力し、このループフィルタににって位相誤差データから
不必要な周波数成分が除去され、さらに、比較手段によ
って、ループフィルタの出力データの−１−値開データ
とカウント値とが比較されるとＪＩＨ（：１ ループ
フィルタの出力データの下位側データとタイミングパル
スとが比較され、これらが各々一致した時点で一致パル
スが出力され、この一致パルスが入力パルスに追従した
出力パルスとして出力されるので、リングオシレータか
ら出力される複数のタイミングパルスの位相差が、ＰＬ
Ｌ全体の分解能を決定することになり、これによりカウ
ンタの動作速度を低く抑えてもＰ Ｌ Ｌ全体の分解能
を高めることができ、高周波パルス信号を処理すること
が可能になるという効果か得られる。
ータから一定時間を等分割したタイミングで、順次位相
がずれた複数のタイミングパルスが出力されると共に、
カウンタのカウント値が一定時間が経過する毎にアップ
カウントされ、そして、位相誤差検出手段が、入力パル
スが到来する毎に、複数のタイミングパルスをエンコー
ドした値とカウンタのカウント値とを保持し、この保持
したデータを位相誤差データとしてループフィルタに出
力し、このループフィルタににって位相誤差データから
不必要な周波数成分が除去され、さらに、比較手段によ
って、ループフィルタの出力データの−１−値開データ
とカウント値とが比較されるとＪＩＨ（：１ ループ
フィルタの出力データの下位側データとタイミングパル
スとが比較され、これらが各々一致した時点で一致パル
スが出力され、この一致パルスが入力パルスに追従した
出力パルスとして出力されるので、リングオシレータか
ら出力される複数のタイミングパルスの位相差が、ＰＬ
Ｌ全体の分解能を決定することになり、これによりカウ
ンタの動作速度を低く抑えてもＰ Ｌ Ｌ全体の分解能
を高めることができ、高周波パルス信号を処理すること
が可能になるという効果か得られる。
第１図はこの発明の一実施例によるディジタルＰＬＬ回
路の構成を示すブロック図、第２図は同実施例の動作を
説明するための各部の波形図、第３図は従来のディジタ
ルｐ ｒ−ｔ、回路の構成を示すブロック図、第４図は
同ディジタルＰ Ｌ Ｌ回路のＤＣＯの構成を示すブロ
ック図である。 １０・・・・・リングオシレータ、 １１−・・・・カウンタ、 ｌ２ ・コンパレータ、 １３ ・・レノスタ、 １４・・ デコーダ（１ １５１６−ｏ−Ｉ ６ １７ ・ レンスタ、 １８ ・ エンコーダ、 １９ ・・・ループフィルタ、 ２０・・ Ｉ） Ｃ０。 ２１ ・・ＤＰＣ（位相誤差検出手段）。 ２〜１４が比較手段）、 ７・・・アンドゲート、
路の構成を示すブロック図、第２図は同実施例の動作を
説明するための各部の波形図、第３図は従来のディジタ
ルｐ ｒ−ｔ、回路の構成を示すブロック図、第４図は
同ディジタルＰ Ｌ Ｌ回路のＤＣＯの構成を示すブロ
ック図である。 １０・・・・・リングオシレータ、 １１−・・・・カウンタ、 ｌ２ ・コンパレータ、 １３ ・・レノスタ、 １４・・ デコーダ（１ １５１６−ｏ−Ｉ ６ １７ ・ レンスタ、 １８ ・ エンコーダ、 １９ ・・・ループフィルタ、 ２０・・ Ｉ） Ｃ０。 ２１ ・・ＤＰＣ（位相誤差検出手段）。 ２〜１４が比較手段）、 ７・・・アンドゲート、
Claims (1)
- 【特許請求の範囲】 一致パルスが到来する毎にリセットされると共に、一
定時間を等分割したタイミングで、順次位相がずれた複
数のタイミングパルスを発生するリングオシレータと、 前記一致パルスが到来する毎にリセットされると共に、
前記一定時間が経過する毎にアップカウントするカウン
タと、 入力パルスが到来する毎に、前記複数のタイミングパル
スをエンコードした値と前記カウンタのカウント値とを
保持し、この保持したデータを位相誤差データとして出
力する位相誤差検出手段と、前記位相誤差データから不
必要な周波数成分を除去するループフィルタと、 前記ループフィルタの出力データの上位側データと前記
カウンタのカウント値とを比較すると共に、前記ループ
フィルタの出力データの下位側データと前記リングオシ
レータから出力されるタイミングパルスとを比較し、こ
れらが各々一致した場合に一致パルスを出力する比較手
段と、 を具備することを特徴とするディジタルＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2184476A JP2861308B2 (ja) | 1990-07-12 | 1990-07-12 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2184476A JP2861308B2 (ja) | 1990-07-12 | 1990-07-12 | ディジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0472816A true JPH0472816A (ja) | 1992-03-06 |
| JP2861308B2 JP2861308B2 (ja) | 1999-02-24 |
Family
ID=16153838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2184476A Expired - Fee Related JP2861308B2 (ja) | 1990-07-12 | 1990-07-12 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861308B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH053422A (ja) * | 1991-06-24 | 1993-01-08 | Nec Ic Microcomput Syst Ltd | リングオシレータ回路 |
| US5708395A (en) * | 1995-03-23 | 1998-01-13 | Nippondenso Co., Ltd. | Frequency multiplying device and digitally-controlled oscillator |
-
1990
- 1990-07-12 JP JP2184476A patent/JP2861308B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH053422A (ja) * | 1991-06-24 | 1993-01-08 | Nec Ic Microcomput Syst Ltd | リングオシレータ回路 |
| US5708395A (en) * | 1995-03-23 | 1998-01-13 | Nippondenso Co., Ltd. | Frequency multiplying device and digitally-controlled oscillator |
| US5789985A (en) * | 1995-03-23 | 1998-08-04 | Nippondenso Co., Ltd. | Frequency multiplying device and digitally-controlled oscillator |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2861308B2 (ja) | 1999-02-24 |
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