KR960011425B1 - 디지탈 위상잠김루프 회로 - Google Patents
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Description
제1도는 종래의 디지탈 위상잠김루프 회로의 블록도.
제2도는 종래의 디지탈 위상잠김루프 회로에 있어서 위상검출기의 일실시예의 구체회로를 나타내고 있는 블록회로도.
제3도는 종래의 디지탈 위상잠김루프 회로에 있어서 위상검출기의 다른 실시예의 구체회로를 나타내고 있는 블록회로도.
제4도는 본 발명의 디지탈 위상잠김루프 회로의 블록도.
제5도는 본 발명의 디지탈 위상잠김루프 회로에 있어서 위상검출기의 실시예의 구체회로를 나타내고 있는 블록회로도.
제6도는 본 발명의 디지탈 위상잠김루프 회로의 신호처리 알고리듬.
제7도는 (가) 내지 (마)는 상기 제6도의 알고리듬에 의해 에러데이타의 형태에 따라서 신호처리되는 업/다운 계수기의 인에이블 펄스 파형도이다.
본 발명은 디지탈 위상잠김루프(DPLL) 회로에 관한 것으로, 보다 상세하게는 외부조건에 따른 입력데이타의 펄스주기 변화에 무관하게 정확한 입력데이타의 억세스가 가능한 디지탈 위상잠김루프 회로에 관한 것이다.
종래, 위상잠김루프(PLL)에 관한 개념이 최근까지는 주로 아날로그 방식으로 수행되어 왔으나, 최근 위상잠김루프 기능을 디지탈로 수행하기 위한 디지탈방식의 신호처리 방식이 강조되고 있다. 예컨데, 디지탈시스템에서 아날로그 루프대신에 디지탈 위상잠김루프를 사용함으로서 신호처리를 위한 아날로그/디지탈 변환기와 디지탈/아날로그 변환기의 필요성이 생략될 수 있다.
이와 같은 디지탈 위상잠김루프에 관해서는 TEXAS INSTRUMENT사의 장치 사양의 하나인 SN54/74LS297을 이용한 디지탈 위상잠김루프 고안, 도널드지. 트로하(Donald G. Troha) 에 공지되어 있으며, 첨부도면을 참조하여 상기한 종래의 디지탈 위상잠김루프 회로에 대하여 살펴보기로 한다.
먼저, 종래의 디지탈 위상잠김루프의 블럭도인 제1도를 참조하여 보면, 기본적으로 디지탈 위상잠김루프 회로는 위상검출기(11), K－계수기(12), 중/감(I/D)회로(13), 및 N－제산 계수기(14)의 4개 요소로 구성된다.
N－제산 계수기(14)를 제외하고(이것은 사용자의 특정 사양에 맞게 사용자가 선택할 수 있도록 소정 패키지 내에 제공되지 않는다), 상기 3개 요소(11,12,13)들은 소정의 단일 패키지내에 제공된다. 두개의 외부 클락, 즉, K－클락 및 I/D－클락이 디지탈 위상잠김루프에 제공되어야 하지만, 많은 디지탈 위상잠김루프의 응용에 있어서 상기 두개의 클락은 공통으로 될 수 있다.
상기 위상검출기(11)는 입력신호의 위상과 디지탈 위상잠김루프에 의해 생성된 신호의 위상을 비교하고, 에러신호인 KdØe를 출력한다. 여기에서 상기 Kd는 위상검출기의 이득, Øe는 위상에러를 가르킨다. 종래의 상기 디지털 위상잠김루프에서는 두 종류의 위상검출기가 제공되고 있으며, 하나는 배타논리합(EXOR) 게이트(25)를 이용하고 있으며(제2도), 다른 하나는 엣지조절 위상검출기(EXPD;35), 배타논리합 게이트(37), 및 부논리게이트(36)를 이용하여 구성되어 있다(제3도). 상기 엣지조절 위상검출기(35)는 하이레벨에서 로우레벨로 천이하는 위치에서 하이레벨 출력을 생성하고, 반면에 로우레벨에서 하이레벨로 천이하는 위치에서 로우레벨 출력을 생성하는 플립－플롭으로 구성된다.
상기한 TI사의 장치사양에 나타낸 입력주파수(Fin)과 출력주파수(Fout)간의 절대위상치가 1/4사이클인 배타논리합 게이트를 이용한 위상검출기의 출력 파형과 입력주파수와 출력주파수단의 절대 위상치가 1/2인 엣지 조절 위상검출기를 이용한 위상검출기의 출력파형을 참조하시요.
종래의 디지탈 위상잠김루프 회로의 블럭도에서 K－계수기(12,22,32)는 입력신호와 비교될 수 있도록 N－제산 계수기(14,24,34)를 통해서 위상검출기에 귀환되는 신호를 생성하기 위해서 증/감회로(13,23,33)와 함께 작동하며, 상기 K－계수기(12,22,32)는 각각 캐리(carry:CA) 및 보로우(borrow:BO) 출력을 갖는 업/계수기와 다운－계수기로 이루어진다.
일반적인 디지탈 위상잠김루프 회로의 구성에 있어서, 위상검출기의 출력은 상기 K－계수기의 업/다운 단에 접속되며, K－계수기의 캐리 및 보로우 출력들은 각각 중/감회로의 중가단 및 감소단에 접속된다.
상기한 구성의 종래 디지탈 위상잠김루프 회로의 동작을 살펴보면, 만일 위상 검출기에서 입력주파수와 출력주파수에 의한 위상검출기 출력이 로우가 되게하면, 그때 K－계수기의 업부분이 동작하고, 결국 캐리펄스를 생성한다. 이 캐리펄스는 I/D출력에 부가되는 1/2사이클을 야기하도록 중/감회로의 증가 입력에 입력된다.
유사하게, 위상검출기의 출력이 하이이면, K－계수기의 다운부분을 인에이블하고, 결국I/D출력으로부터 1/2사이클을 삭제하는 감소 입력이 보로우펄스를 생성한다. 종래 디지탈 위상잠김루프 회로는 이러한 방식으로 출력주파수의 위상을 지속적으로 조정함으로써, 잠김조건에서 입력주파수와 출력주파수 사이에 한정된 위상차가 존재하는 하는 것이다.
그러나, 상기한 방식으로 구성된 종래의 디지탈 위상잠김루프 장치에서는 입력주파수와 입력데이타가 일정한 주기를 갖고 입력될 때에만 적용이 가능한데, 상기 입력주파수는 주위온도의 조건, 통신케이블의 상태 등에 따라 입력 주파수의 주기가 변화될 수 있으며, 또 NRZ(Non－Returh to Zero)방식 및 NRZI(Non－Return to Zero Invertor)방식의 입력데이타는 010101...과 같이 입정한 펄스주기로 이루어진 데이타가 아니고, 송신측의 메시지에 펄스주기가 불규칙하게 이루어진, 즉 하이 또는 로우레벨이 연속적으로 중복된 데이타가 될 수 있으므로, 이와 같이, 하이 또는 로우레벨이 연속될 때는 위상 및 주파수에러가 너무 길게 잡혀서 클락동기를 할 수 없는 문제가 있다.
따라서, 본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위하여 입력주파수의 펄스변화에 무관하게 입력주파수를 동기펄스에 동기시켜 정확한 입력데이타의 억세스를 가능하게 하는 디지탈 위상잠김루프 회로를 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위한 디지탈 위상잠김루프 회로의 바람직한 실시예의 특징은, 입력신호와 귀환출력신호의 펄스위상차를 검출하여 업 또는 다운－계수기에 구동신호를 출력하는 위상검출기와, 상기 위상검출기의 출력신호에 따라 업/다운 계수하여 캐리 및 보로우를 출력하는 K－계수기와, 상기 K－계수기로 부터의 캐리 및 보로우출력을 입력으로 하여 입력신호의 주파수 크기를 증감시키는 증/감회로와, 상기 증/감회로의 출력을 N－제산하는 계수기로 구성된 디지탈 위상잠김루프 회로에 있어서, 상기 위상검출기는 입력신호, 귀환출력신호 및 동기신호를 논리게이트를 통해 조합하여 복수의 플립－플롭의 클락단, 입력단 및 리세트단에 각각 출력하는 해독수단과, 상기 해독수단으로 부터의 출력을 입력으로 하여 상기 입력신호와 귀환출력신호의 펄스위상차에 따라 상기 동기신호를 지연시키는 복수의 플립－플롭과, 상기 복수의 플립－플롭의 출력신호를 논리게이트들과 하나의 플립－플롭을 조합하여 K－계수기의 업 또는 다운－계수단을 인에이블하기 위한 구동단으로 이루어진 점에 있다.
이하, 첨부한 도면을 참조하여 본 발명의 구성 및 작용효과를 상세히 설명하기로 한다.
제4도는 본 발명의 디지탈 위상잠김루프 회로의 블럭도이고, 제5도는 본 발명의 디지탈 위상잠김루프에 회로에 있어서 바람직한 위상검출수단의 구체회로도이다.
제4도의 본 발명의 디지탈 위상잠김루프 회로는 입력신호(Fin)와 귀환된 출력신호(Fout)의 위상차를 검출하여 업 또는 다운－계수기의 구동신호를 출력하는 위상검출기(41)와, 상기 위상검출기(41)의 출력신호에 따라 업/다운 계수하여 캐리 및 보로우를 출력하는 K－계수기(42)와, 상기 K－계수기(42)로부터의 캐리 및 보로우출력을 입력으로 하여 입력신호의 펄스크기를 증갑시키는 증/감회로(43)와, 상기 증/감회로(43)의 출력을 N－제산하는 계수기(44)로 구성되어 있다.
상기 디지탈 위상잠김루프 회로에 있어서, 본 발명의 바람직한 실시예의 위상검출수단의 구체회로를 제5도를 참조하여 설펴보면, 상기 위상검출기(41)는 입력신호(Fin), 귀환출력신호(Fout) 및 리셋신호(RESET)를 논리 게이트(51,52,53,54,55)를 조합하여 제1, 제2, 제3, 제4플립－플롭(56,57,58,59)의 클락단, 입력단 및 리세트단에 각각 인에이블신호를 출력하는 디코더(500), 상기 디코더(500)로 부터의 출력을 입력으로 하여 상기 입력신호와 귀환출력신호의 위상차에 따라 상기 복수의 플립－플롭(56,57,58,59)를 통해 상기 동기신호를 지연시키고, 상기 복수의 플립－플롭 출력신호는 복수의 논리합게이트(60,61,62), 부논리게이트(63), 및 하나의 플립－플롭(64)을 조합하여 K－계수기의 업(U) 또는 다운(D)－계수단을 구동하는 구성으로 되며, 상기 위상검출기의 구성을 보다 상세하게 설명하여 보면, 상기 입력신호가 클락단에 접속되고 상기 출력신호와 리셋신호를 제1논리곱 게이트(51)를 통하여 리세트단에 접속하여 상기 출력신호를 지연입력으로 하는 제1D－플립 플롭(56), 상기 입력신호를 제1부논리 게이트(52)를 통해 반전하여 클락단에 접속시키고, 상기 출력신호와 리셋신호를 제1논리곱 게이트(51)를 통하여 리세트단에 접속하여 상기 출력신호를 지연입력으로 하는 제2D－플립 플롭(57), 상기 입력신호가 클락단에 접속되고, 상기 리셋신호와 제1부논리 게이트(52)를 통하여 반전된 출력 신호를 제2논리곱 게이트(55)를 통하여 리세트단에 접속시키고 제2부논리 게이트(53)를 통하여 반전된 출력신호를 지연입력으로 하는 제3D－플립 플롭(58), 및 상기 입력신호가 제3부논리 게이트(54)를 통해 클락단에 접속되고 상기 리셋신호와 제2부논리 게이트(53)를 통하여 반전된 출력신호를 제2논리곱 게이트(55)를 통하여 리세트단에 접속하여 상기 제2부논리 게이트(53)를 통한 상기 출력신호를 지연입력으로 하는 제4D－플립 플롭(58)과, 상기 제1 및 제2플립－플롭(56,57)의 출력은 제1논리합 게이트(60)의 입력단에 각각 접속되고, 상기 제3 및 제4플립－플롭(58,59)의 출력은 제2논리합 게이트(61)의 입력단에 각각 접속되고, 상기 제1 및 제2논리합 게이트(60,61)의 출력은 제3논리합 게이트(62)에 입력되고 K－계수기의 업(U)－계수단으로 상기 제3논리합 게이트(62)의 출력이 접속되며, 상기 제2논리합 게이트(61)의 출력은 제4부논리 게이트(63)를 통해서 제5D－플립 플롭(64)의 클락단에 접속되고 상기 제5D－플립 플롭(64)의 출력은 K－계수기의 다운(D)－계수단에 출력되는 구성이다.
상기한 본 발명의 구성에 따른 디지탈 위상잠김루프 회로의 작용효과를 제6도의 본 발명의 디지탈 위상잠김루프 회로의 신호처리 알고리듬과 제7도의 에러데이타 형태에 따라 업/다운 계수기의 인에이블 펄스파형도를 참조하여 살펴보기로 한다.
NRZ 및 NRZI 방식의 데이타가 일정주파수로 디지탈 위상잠김루프 회로에 입력되는 경우에, 여러가지 주변 상황 즉, 주변온도가 높거나, 또는 통신케이블 상태가 민감하지 않거나, 마이콤 주변의 발진기가 불규칙하게 발진함으로 인하여 에러데이타(제6도의 입력 및 귀환출력신호의 위상차)가 발생하는 경우를 제7도의 (가) 내지 (마)와 같이 구분할 수 있다.
제7도 (가)는 입력주파수(fin)가 귀환되고 있는 출력주파수(fout)보다 위상각이 빠른 경우인데, 이때는 업－계수단만 인에이블되며, 이 경우 귀환되는 출력주파수가 전상태를 그대로 유지하게 된다(즉, 계수를 하지 않음), 제7도 (나)는 상기한 제7도 (가)의 경우와 반대되는 것으로 입력주파수가 귀환되고 있는 출력주파수보다 위상각이 느린 경우로, 이때는 다운－계수만이 인에이블 된다. 제7도 (다)의 경우와 같이 입력주파수가 계속해서 하이인 데이타로 들어올때 업과 다운을 액티브시켜 업－계 및 다운－계수를 못하게 한다. 제7도 (라)는 제7도 (다)와 반대의 경우로, 다운－계수단의 액티브되지 않는 것은 전상태의 데이타가 로우(즉, 입력주파수가 로우)를 갖고 있기 때문이다. 제7도 (마)의 경우에서 처럼 입력주파수와 출력주파수의 펄스엣지가 일치하면 업－계수단 및 다운－계수단은 인에이블되지 않으며 업－계수기와 다운－계수기는 계수기의 전 상태값을 그대로 유지하게 된다.
이와 같은 상기한 제7도 (가) 내지 (마)의 입력 및 출력주파수 조건에 따라, 업－계수단 또는 다운－계수단이 인에이블되는 상태의 신호처리 알고리듬을 제6도와 같이 나타낼 수 있다.
그러므로, NRZ 또는 NRZI 방식에 맞게 입력데이타가 101010…과 같이 일정하지 않아도 입력주파수를 항상 동기시킬 수 있을 뿐아니라, 귀환되는 출력주파수와 입력주파수의 위상이 일치되지 않은 경우에도 항상 입력주파수에 맞게 주파수의 위상을 동기시켜 준다.
따라서, 본 발명의 상기한 구성에 의하면 모든 에러 입력데이타의 경우 대해서도 항상 동기신호가 입력신호의 주파수에 동기됨으로 인하여 입력데이타를 정확하게 억세스할 수 있는 장점이 있다.
Claims (2)
- 입력신호와 귀환출력신호의 위상차를 검출하여 업 또는 다운－계수기에 구동신호를 출력하는 위상검출기(41)와, 상기 위상검출기(41)의 출력신호에 따라 업/다운－계수하여 캐리 및 보로우를 출력하는 K－계수기와(42), 상기 K－계수기(42)로 부터의 캐리 및 보로우출력을 입력으로 하여 입력신호의 클락 크기를 증감시키는 증/감회로와(43), 상기 증/감회로(43)의 출력을 N－제산하는 계수기(44)로 구성된 디지탈 위상잠김루프 회로에 있어서, 상기 위상검출기(41)는 입력신호, 귀환출력신호 및 리셋신호를 입력으로 하여 다수의 논리게이트(51,52,53,54,55)를 이용한 논리조합을 통해 플립－플롭의 클락단, 입력단 및 리세트단에 인에이블신호를 각각 선택적으로 출력하는 해독수단(500), 상기 해독수단(500)으로 부터의 출력을 입력으로 하여 상기 입력신호와 귀환출력신호의 위상차에 따라 상기 출력신호가 선택적으로 지연되는 복수의 플립－플롭(56,57,58,59)과, 상기 복수의 플립－플롭의 출력신호를 다수의 논리게이트(60,61,62,63)와 플립－플롭(64)을 논리조합하여 K－계수기의 업(U) 또는 다운(D)－계수단에 인에이블신호를 출력하기 위한 구동단(600)으로 이루어진 것을 특징으로 하는 디지탈 위상잠김루프 회로.
- 제1항에 있어서, 상기 플립－플롭(56,57,58,59)은 D－플립플롭인 것을 특징으로 하는 디지탈 위상잠김루프 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940019312A KR960011425B1 (ko) | 1994-08-05 | 1994-08-05 | 디지탈 위상잠김루프 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940019312A KR960011425B1 (ko) | 1994-08-05 | 1994-08-05 | 디지탈 위상잠김루프 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR960011425B1 true KR960011425B1 (ko) | 1996-08-22 |
Family
ID=19389839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019940019312A KR960011425B1 (ko) | 1994-08-05 | 1994-08-05 | 디지탈 위상잠김루프 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960011425B1 (ko) |
-
1994
- 1994-08-05 KR KR1019940019312A patent/KR960011425B1/ko not_active IP Right Cessation
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