KR200145797Y1 - 위상고정루프회로의 안정된 위상잠금상태 검출장치 - Google Patents

위상고정루프회로의 안정된 위상잠금상태 검출장치 Download PDF

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KR200145797Y1
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Abstract

1. 청구범위에 기재된 고안이 속한 기술분야
위상고정루프회로의 안정된 위상잠금상태 검출장치.
2. 고안이 해결하려고 하는 기술적 과제
외부의 잡음 혹은 순간적인 어떤 현상에 의해 비교되는 신호의 위상에 변화가 생기더라도, 위상의 잠금상태를 안정적으로 검출하고자 함.
3. 고안의 해결 방법의 요지
본 고안은 위상고정루프회로의 위상 잠금상태를 확인하기 위한 비교 대상 신호인 두 신호의 위상 비교 결과 신호가 어떤 순간의 잡음에 의해 기준클럭의 하나 혹은 두 개의 클럭 이내에의 기간 동안 비교 결과 신호에 변화가 발생하더라도 리셋신호가 활성화되지 않도록 하여 위상 잠금상태 신호를 안정적으로 제공하도록 구성됨.
4. 고안의 중요한 용도
비메모리 분야의 로직 칩 뿐만 아니라 동기 다이나믹 램 등에 이용됨.

Description

위상고정루프회로의 안정된 위상잠금상태 검출장치
본 고안은 위상고정루프(PLL: Phase Locked Loop)회로의 위상잠금(Phase Lock)상태 검출장치에 관한 것으로, 특히 비교 대상인 두 신호의 위상 비교 결과 신호가 어떤 순간의 잡음에 의해 기준클럭의 하나 혹은 두 개의 클럭 이내에의 기간 동안 비교 결과 신호에 변화가 발생하더라도 리셋신호가 활성화되지 않도록 하여 위상 잠금상태 신호를 안정적으로 제공하는 위상고정루프회로의 위상잠금상태 검출장치에 관한 것이다.
반도체 소자가 고속의 동기동작(Synchronous Operation)을 필요로 할 때, 주파수 신시사이저(Synthesizer)로서 위상고정루프(PLL)회로를 사용하게 된다. 위상고정루프(PLL)회로를 사용할 경우 일반적으로 두 개의 비교하기를 원하는 주파수의 위상이 정확하게 일치할 때, 위상 잠금지시신호를 출력하여 안정화된 위상고정루프의 동작 여부를 검출하게 된다.
제1도는 종래의 위상고정루프회로의 위상잠금상태 검출장치의 일실시예 구성도로서, 도면에서 11은 배타적 부정논리합 게이트, 12는 지연기, 13은 버퍼, 14는 n 분주기, 15는 D 플립플롭을 각각 나타낸다.
종래의 위상고정루프회로의 위상잠금상태 검출장치는 위상 주파수 검출기의 에러 신호인 업(UP)과 다운(DOWN) 신호를 배타적 부정논리합 게이트(XNOR)(11)를 이용하여 비교하고, 상기 배타적 부정 논리합 게이트(11)의 출력이 로우(논리 값 '0')가 되었을 때, 즉 업(UP) 신호와 다운(DOWN) 신호가 서로 다르게 될 때, 이를 검출하여 지연기(12)를 통해 일정시간 지연시켜 주파수 분주기(14)의 리셋(RESET) 단자를 제어함으로써, 위상의 잠금상태를 지시한다.
상기 종래의 위상잠금상태 검출장치의 동작을 보다 상세히 살펴보면, 위상 주파수 검출기의 업(UP)신호와 다운(DOWN) 신호가 서로 같은 값일 경우에는 배타적 부정 논리합 게이트(11)에 의해 논리 하이('1') 값이 출력되고, 따라서 기준클럭을 입력받아 임의의 자연수 n만큼 분주하는 분주기(14)는 리셋되지 않아 데이타 입력단이 '하이'신호로 연결되어 있는 D 플립플롭(15)의 출력이 '하이'가 되어 위상이 잠금된 상태를 나타내는 잠금 지시신호가 '하이'를 유지한다.
그러나, 위상 검출기의 출력 업(UP)신호와 다운(DOWN) 신호의 값이 서로 다르게 되면 배타적 부정 논리합 게이트(11)에 의해 '로우' 값이 출력되고, 이는 분주기(14)를 리셋시켜 D 플립플롭(15)의 출력 잠금 지시신호를 '로우'를 유지하게 된다.
제2도는 종래의 위상고정루프회로의 위상잠금상태 검출장치의 다른 실시예 구성도로서, 도면에서 21,22,23은 지연기, 24,25,28은 D 플립플롭, 26은 논리곱 게이트, 27은 n분주기를 각각 나타낸다.
일반적으로 위상고정루프회로의 기준 클럭과 전압제어 발진기로부터 발생된 클럭의 위상과 주파수가 일치가 되었을때를 '잠금(LOCK)' 되었다라고 하며, 잠금(Lock) 여부를 지시하는 것이 잠금 검출장치이다.
종래의 다른 위상잠금상태 검출장치의 동작을 살펴보면 다음과 같다.
전압제어 발진기로부터 발생된 클럭은 제1지연기(21)를 통해 지연되어 제1 및 제2 D 플립플롭(24,25)의 데이타 입력단(D)에 입력된다.
그리고, 제1 D 플립플롭(24)의 클럭 입력단(CLK)에는 외부로부터 입력된 기준클럭이 연결되고, 제2 D 플립플롭(25)의 클럭 입력단(CLK)에는 제2 및 제3지연기(22,23)에 의해 지연된 기준클럭이 입력된다.
그러므로, 정상인 경우에는 제2 및 제3지연기(22,23)에 의해 일정시간 지연된 기준 클럭을 입력받는 제2 D 플립플롭(25)의 정출력 단자 Q는 항상 '하이(high)'를 출력하고, 지연되지 않은 기준 클럭을 입력받는 제1 D 플립플롭(24)의 정출력단자 Q는 항상 '로우(low)'를 출력하고, 부출력단자 Qb는 항상 '하이(high)'를 출력한다.
즉, 전압제어 발진기로부터 발생된 클럭은 제1지연기(21)에 의해 일정시간 지연되어 제1 및 제2 D 플립플롭(24,25)의 데이타 입력단에 입력되며, 제1 D 플립플롭(24)은 클럭 입력단에 전압제어 발진기로부터 발생된 클럭보다 일정시간 빠른 기준 클럭을 입력받으므로 정상인 경우 정출력 Q는 항상 '로우'를, 부출력 Qb는 항상 '하이'를 출력한다.
제2 D 플립플롭(25)은 클럭 입력단에 전압제어 발진기로부터 발생된 클럭보다 일정사긴 지연된 클럭을 입력받으므로 정상인 경우 정출력 Q는 항상 '하이'를, 부출력 Qb는 항상 '로우'를 출력한다.
논리곱 게이트(26)는 제1 D 플립플롭(24)의 부출력 Qb와 제2 D 플립플롭(25)의 정출력 Q를 논리곱하여 n분주기(27)와 제3 D 플립플롭(28)을 리셋시키기 위한 리셋신호를 출력한다.
분주기(27)는 제2지연기(22)에 의해 일정시간 지연된 기준클럭을 입력받아 임의의 자연수 n만큼 분주하여 출력한다.
여기서, 정상적인 경우에는 논리곱 게이트(26)의 출력은 '하이'값으로 주파수 분주기(27)의 리셋 단자(RESETB)에 입력되어 분주기(27)는 리셋되지 않고, 정상적으로 동작하여 제2지연기(22)를 통해 일정시간 지연시킨 기준클럭을 n분주하는 동안 리셋되지 않으면 제3 D 플립플롭(28)의 클럭단에 클럭을 공급하게 된다.
제3 D 플립플롭(28)의 데이타 입력단은 VDD에 연결되어 있어 항상 '하이' 값을 입력으로 하며, 주파수 분주기(27)로부터 클럭이 입력되면 제3 D 플립플롭은 '하이'값을 래치하여 기준클럭과 전압제어 발진기로부터 발생된 클럭이 잠금상태임을 나타내는 잠금 지시신호를 '하이'로 출력한다.
만약, 기준클럭과 전압제어 발진기로부터 발생된 클럭이 일치하지 않아 잠금상태가 아닌 경우에는 제1 및 제2 D 플립플롭(24,25)의 출력 Qb와 Q의 출력신호에 변화를 주게 되며, 논리곱 게이트(26)는 이런 경우에는 리셋 신호를 '로우'로 출력하여 주파수 분주기(27)와 제3 D 플립플롭(28)을 리셋시키게 된다.
따라서, 제3 D 플립플롭(28)은 잠금지시신호를 '로우'로 출력하여 기준클럭과 전압제어 발진기로부터 발생된 클럭의 위상과 주파수가 상이하여 잠금상태가 아님을 지시하게 된다.
그러나, 상기와 같은 종래의 위상고정루프회로의 위상잠금상태 검출장치는 위상잠금상태를 검출하는 과정 중에 만일 외부의 어떤 잡음 혹은 순간적인 어떤 현상에 의해 리셋 신호가 흔들리게 되어 리셋 신호의 레벨이 변화하게 되면 잠금지시신호의 값이 흔들리게 되어 정확히 위상잠금상태를 검출할 수 없는 문제점이 있었다.
따라서, 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 본 고안은 위상고정루프회로의 위상 잠금상태를 확인하기 위한 비교 대상 신호인 두 신호의 위상 비교 결과 신호가 어떤 순간의 잡음에 의해 기준클럭의 하나 혹은 두 개의 클럭 이내에의 기간 동안 비교 결과 신호에 변화가 발생하더라도 리셋신호가 활성화되지 않도록 하여 위상 잠금상태 신호를 안정적으로 제공하는 위상고정루프회로의 위상잠금상태 검출장치를 제공하는데 그 목적이 있다.
제1도는 종래의 위상고정루프회로의 위상잠금상태 검출장치의 일실시예 구성도.
제2도는 종래의 위상고정루프회로의 위상잠금상태 검출장치의 다른 실시예 구성도.
제3도는 본 고안에 따른 위상고정루프회로의 안정된 위상잠금상태 검출장치의 일실시예 구성도.
제4도는 본 고안에 따른 위상고정루프회로의 안정된 위상잠금상태 검출장치의 다른 일실시예 구성도.
제5도는 본 고안에 따른 리셋신호 안정화기의 구성도.
* 도면의 주요부분에 대한 부호의 설명
31 : 배타적 부정 논리합 게이트 32,41,42,43 : 지연기
34,35,38,44,45,48,49,52 : D플립플롭
36,46,50 : 논리곱 게이트 33,47 : n분주기
37,51 : 논리합 게이트
상기 목적을 달성하기 위한 본 고안의 일실시예는, 위상 검출기의 업 신호와 다운 신호를 비교하여 그 비교 결과 신호를 임의의 시간동안 지연시켜 출력하는 위상상태 검출수단과, 상기 위상상태 검출수단의 지연된 비교결과 신호를 입력받아 기준클럭의 임의의 주기동안 위상이 상이함을 나타내면 리셋신호를 활성화하는 리셋신호 발생수단과, 상기 리셋신호 발생수단의 제어를 받고, 입력된 기준클럭을 임의의 자연수 n 만큼 분주하여 출력하는 분주수단, 및 상기 분주수단으로부터 입력된 클럭의 제어를 받아 입력된 데이타를 래치하여 잠금지시신호를 출력하고, 상기 리셋신호 발생수단의 제어를 받아 리셋되는 잠금지시신호 출력수단을 구비한 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 고안의 다른 실시예는, 전압제어 발진기로부터 발생되어 입력된 클럭을 상기 클럭보다 빠른 기준클럭과 상기 클럭보다 늦은 상기 기준클럭으로 래치하여 상기 전압제어 발진기로부터 발생되어 입력된 클럭과 상기 기준클럭의 잠금상태를 검출하는 수단과, 상기 잠금상태 검출수단의 출력을 입력받아 기준클럭의 임의의 주기동안 상기 전압제어발진기로부터 발생된 클럭의 위상과 상기 기준클럭의 위상이 상이함을 나타내면 리셋신호를 활성화하는 리셋신호 발생수단과, 상기 리셋신호 발생수단의 제어를 받아 리셋되며, 상기 전압제어 발진기로부터 발생된 클럭이 상기 잠금상태 검출수단으로 입력되는 시점의 상기 기준클럭을 입력받아 임의의 자연수 n만큼 분주하여 출력하는 분주수단, 및 상기 리셋신호 발생수단의 제어를 받아 리셋되며, 상기 분주수단의 출력을 클럭으로 입력받아 입력된 데이타를 래치하여 잠금지시신호를 출력하는 잠금지시신호 출력수단을 구비한 것을 특징으로 한다.
이하, 첨부된 제3도 내지 제5도를 참조하여 본 고안의 실시예를 상세히 설명하기로 한다.
먼저, 본 고안의 원리를 간단히 설명하면, 두 신호의 위상을 비교 결과에 의해 주어지는 비교 결과 신호(RSTB)가 어떤 순간의 잡음에 의해 기준 클럭의 하나 혹은 두 개 클럭이내에의 기간 동안에 신호 레벨이 변화하게 되더라도 실제 분주기를 리셋시키기 위한 리셋신호에는 영향을 미치지 못하도록 하여 위상 잠금지시신호의 변화를 일으키지 않도록 한다.
제5도를 통해 상기 원리를 보다 구체적으로 살펴보면 다음과 같다.
제5도는 본 고안에 따른 리셋신호 안정화기의 구성도로서, 도면에서 611내지 61n은 n개의 D 플립플롭을 직렬로 연결한 지연기, 62는 논리곱 게이트 63은 논리합 게이트, 64는 D 플립플롭을 각각 나타낸다.
지연기(611내지 61n)는 기준 클럭을 클럭 입력단(CLK)에 입력받고, 비교 결과 신호(RSTB)를 데이타 입력단(D)에 입력받아 기준 클럭에 따라 비교결과 신호를 임의의 n주기 동안 지연시켜 논리곱 게이트(62)로 출력한다.
논리곱 게이트(62)는 지연기에 의해 임의의 n주기동안 지연된 비교결과 신호(D_RSTB)와 위상 잠금지시신호를 입력받아 논리곱하여 논리합 게이트(63)로 출력한다. 여기서, 논리곱 게이트(62)의 출력은 위상 잠금지시신호가 위상의 잠금상태를 나타내는 논리값 '하이(high)'를 유지한 상태에서는 지연된 비교결과신호(D_RSTB)에 따라 논리곱 게이트(62)의 출력이 결정되게 된다.
논리합 게이트(63)는 비교결과신호(RSTB)와 상기 논리곱 게이트(62)의 출력신호를 입력받아 논리합하여 D 플립플롭(64)으로 출력하고, D 플립플롭은 상기 논리합 게이트의 출력을 기준 클럭의 상승 시점에 래치하여 분주기를 리셋시키기 위한 리셋신호(RESETB)를 출력한다.
그러므로, 리셋신호 안정화기는 위상 잠금상태가 이루어진 후, 기준 클럭의 한주기 혹은 그 이상의 주기 동안 계속해서 비교결과 신호의 변화된 값이 유지되게 될 경우 리셋신호를 변화시켜 위상잠금상태 검출장치로부터의 잠금지시신호가 변화되도록 함으로써, 외부의 잡음 신호에 의해 일어날 수 있는 위상 잠금지시신호의 불안정 문제를 방지할 수 있다.
제3도 및 제4도는 종래의 위상잠금상태 검출장치에 상기와 같은 리셋신호 안정화기를 구비하도록 하여 안정된 위상 잠금지시신호를 발생하도록 한 본 고안 실시예를 나타낸다.
먼저, 제3도를 통해 본 고안의 일실시예를 살펴보면, 도면에서 31은 배타적 부정 논리합 게이트, 32는 지연기, 33은 n분주기, 34,35,38은 D 플립플롭, 36은 논리곱 게이트, 37은 논리합 게이트를 각각 나타낸다.
제1도에서 설명한 바와 같이 배타적 부정 논리합 데이트(31)는 위상 검출기의 업(UP)신호와 다운(DOWN)신호를 비교하고, 지연기(32)는 이 비교 결과를 일정시간 지연시켜 리셋신호 안정화기로 출력한다.
제3도에서는 리셋신호 안정화기의 지연기를 하나의 D 플립플롭(35)만을 사용하여 비교결과 신호(RSTB)를 기준클럭의 한 주기 동안만 지연시키도록 하였다.
리셋신호 안정화기는 비교결과 신호(RSTB)를 기준클럭의 한 주기 동안 지연시키고, 출력되는 잠금지시신호가 '하이'를 유지한 후, 기준 클럭의 한 주기 동안 비교결과신호가 '로우'로 변환되어 유지되면 위상이 잠금된 상태가 아님을 지시하기 위해 리셋신호를 '로우'로 출력하여 n분주기(33)를 리셋시킨다.
하지만 비교결과 신호(RSTB)가 한 주기 동안 '로우'로 유지되지 않으면 리셋신호 안정화기는 리셋신호를 계속 '하이'로 유지함으로써, n분주기(33)가 정상적으로 동작하도록 한다.
제4도는 본 고안에 따른 위상고정루프회로의 안정된 위상잠금상태 검출장치의 다른 실시예 구성도로서, 도면에서 41,42,43은 지연기, 44,45,48,49,52는 D 플립플롭, 46,50은 논리곱 게이트 47은 n분주기, 51은 논리합 게이트를 각각 나타낸다.
제2도에서 설명한 바와 같이 전압제어발진기로부터 발생된 클럭은 기준클럭과 두 개의 D 플립플롭(44,45)과 논리곱 게이트(46)를 통해 비교되고, 그 비교결과 신호(RSTB)는 리셋신호 안정화기로 입력된다.
제3도에서 설명한 바와 같이 리셋신호 안정화기의 D 플립플롭(49)은 반 클럭정도 지연된 기준 클럭의 상승 시점에 비교결과신호를 래치하여 기준클럭의 한 주기동안 지연시킨다. 제4도에서도 제3도와 마찬가지로 지연기를 하나의 D 플립플롭만 사용하여 기준 클럭이 한 주기동안만 비교 결과 신호를 지연시키도록 하였다.
그리고, 리셋신호 안정화기는 출력되는 잠금지시신호가 '하이'를 유지한 후, 기준 클럭의 한 주기 동안 비교결과신호가 '로우'로 변환되어 유지되면 위상이 잠금된 상태가 아님을 지시하기 위해 n분주기(47)를 리셋시킨다.
하지만, 비교결과 신호(RSTB)가 한 주기 동안이 아닌 잡음 등에 의해 잠시 '로우'를 유지하게 되면 리셋신호 안정화기는 n분주기(33)가 정상적으로 동작하도록 한다.
이상에서 설명한 본 고안은 본 고안이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 고안의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.
상기와 같이 구성되어 동작하는 본 고안은 시스템에 입력되는 신호가 어떤 외부 잡음에 의해 영향을 받을 때 그 잡음 신호의 크기에 따라 선택적으로 시스템에 반영할 수 있고, 안정된 위상 잠금상태를 지시할 수 있어 칩(Chip) 내부에 리셋(RESET)이 필요한 경우 사용자가 원하는 시간만큼을 리셋(RESET)시킬 수 있도록 제어가 가능하여 비메모리 분야의 로직(Logic) 칩 뿐만 아니라 동기(Synchronous) 다이나믹 램(DRAM) 등에 사용하는 위상고정루프(PLL) 회로에 첨가하여 사용할 수 있다.

Claims (10)

  1. 위상 검출기의 업 신호와 다운 신호를 비교하여 그 비교 결과 신호를 임의의 시간동안 지연시켜 출력하는 위상상태 검출수단; 상기 위상상태 검출수단의 지연된 비교결과 신호를 입력받아 기준클럭의 임의의 주기동안 위상이 상이함을 나타내는 리셋신호를 활성화하는 리셋신호 발생수단; 상기 리셋신호 발생수단의 제어를 받고, 입력된 기준클럭을 임의의 자연수 n만큼 분주하여 출력하는 분주수단; 및 상기 분주수단으로부터 입력된 클럭의 제어를 받아 입력된 데이타를 래치하여 잠금지시신호를 출력하고, 상기 리셋신호 발생수단의 제어를 받아 리셋되는 잠금지시신호 출력수단을 구비한 위상고정루프회로의 위상잠금상태 검출장치.
  2. 제1항에 있어서, 상기 리셋신호 발생수단은, 상기 위상상태 검출수단으로부터 입력된 비교결과 신호를 기준클럭의 임의의 주기동안 지연시키는 지연수단; 상기 잠금지시신호 출력수단으로부터 출력된 잠금지시신호가 활성화된 후, 상기 지연수단을 통해 지연된 비교결과신호와 상기 위상상태 검출수단으로부터 입력된 비교결과신호의 상태를 확인하는 수단; 및 상기 확인수단의 출력을 기준 클럭에 따라 래치하여 리셋신호를 출력하는 래치수단을 구비한 것을 특징으로 하는 위상고정루프회로의 위상잠금상태 검출장치.
  3. 제2항에 있어서, 상기 지연수단은, 클럭단자에는 상기 기준클럭이 각각 연결되고, 데이타 출력단자가 직렬로 연결되어 상기 위상상태 검출수단의 비교결과신호를 임의의 기준클럭 주기동안 시프트시키는 다수개의 D 플립플롭을 포함한 것을 특징으로 하는 위상고정루프회로의 위상잠금상태 검출장치.
  4. 제3항에 있어서, 상기 확인수단은, 상기 지연수단의 출력과 상기 잠금지시신호 출력수단의 출력을 논리곱하는 수단; 및 상기 논리곱수단의 출력과 상기 위상상태 검출수단의 출력을 논리합하는 수단을 구비한 것을 특징으로 하는 위상고정루프회로의 위상잠금상태 검출장치.
  5. 제4항에 있어서, 상기 래치수단은 상기 논리합수단의 출력을 기준클럭의 상승시점에 래치하는 D 플립플롭인 것을 특징으로 하는 위상고정루프회로의 위상잠금상태 검출장치.
  6. 전압제어 발진기로부터 발생되어 입력된 클럭을 상기 클럭보다 빠른 기준클럭과 상기 클럭보다 낮은 상기 기준클럭으로 래치하여 상기 전압제어 발진기로부터 발생되어 입력된 클럭과 상기 기준클럭의 잠금상태를 검출하는 수단; 상기 잠금상태 검출수단의 출력을 입력받아 기준클럭의 임의의 주기동안 상기 전압제어발진기로부터 발생된 클럭의 위상과 상기 기준클럭의 위상이 상이함을 나타내면 리셋신호를 활성화하는 리셋신호 발생수단; 상기 리셋신호 발생수단의 제어를 받아 리셋되며, 상기 전압제어 발진기로부터 발생된 클럭이 상기 잠금상태 검출수단으로 입력되는 시점의 상기 기준클럭을 입력받아 임의의 자연수 n만큼 분주하여 출력하는 분주수단; 및 상기 리셋신호 발생수단의 제어를 받아 리셋되며, 상기 분주수단의 출력을 클럭으로 입력받아 입력된 데이타를 래치하여 잠금지시신호를 출력하는 잠금지시신호 출력수단을 구비한 위상고정루프회로의 위상잠금상태 검출장치.
  7. 제1항에 있어서, 상기 리셋신호 발생수단은, 상기 잠금상태 검출수단으로부터 입력된 잠금상태신호를 기준클럭의 임의의 주기동안 지연시키는 지연수단; 상기 잠금지시신호 출력수단으로부터 출력된 잠금지시신호가 활성화된 후, 상기 지연수단을 통해 지연된 잠금상태신호와 상기 잠금상태 검출수단으로부터 입력된 잠금상태신호의 상태를 확인하는 수단; 및 상기 확인수단의 출력을 기준클럭에 따라 래치하여 리셋신호를 출력하는 래치수단을 구비한 것을 특징으로 하는 위상고정루프회로의 위상잠금상태 검출장치.
  8. 제7항에 있어서, 상기 지연수단은, 클럭단자에는 상기 기준클럭이 각각 연결되고, 데이타 출력단자가 직렬로 연결되어 상기 잠금상태 검출수단의 잠금상태신호를 임의의 기준클럭 주기동안 시프트시키는 다수개의 D 플립플롭을 포함한 것을 특징으로 하는 위상고정루프회로의 위상잠금상태 검출장치.
  9. 제8항에 있어서, 상기 확인수단은, 상기 지연수단의 출력과 상기 잠금지시신호 출력수단의 출력을 논리곱하는 수단; 및 상기 논리곱수단의 출력과 상기 잠금상태 검출수단의 출력을 논리합하는 수단을 구비하는 것을 특징으로 하는 위상고정루프회로의 위상잠금상태 검출장치.
  10. 제9항에 있어서, 상기 래치수단은 상기 논리합수단의 출력을 기준클럭의 상승시점에 래치하는 D 플립플롭인 것을 특징으로 하는 위상고정루프회로의 위상잠금상태 검출장치.
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