KR102541643B1 - 입력 레퍼런스 클럭 간 위상차 기반의 딜레이 제어 장치 - Google Patents

입력 레퍼런스 클럭 간 위상차 기반의 딜레이 제어 장치 Download PDF

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Abstract

본 발명은 PLL 모듈과 DLL 모듈을 하이브리드 패턴으로 구현함에 따라 목적하는 패턴의 딜레이 클럭이 발생하도록 제어하는 장치에 관한 기술로서, PVT(process, voltage, temperature)에 관계없이 발생시키려는 클럭의 딜레이 기준이 되는 레퍼런스 클럭을 PLL(phase-locked loop) 모듈을 통해 발생시키고 이렇게 발생된 레퍼런스 클럭으로부터 DLL(delay-locked clock) 모듈을 통해 목적하는 패턴의 딜레이 클럭을 생성하는 기술에 관한 것이다. 특히, 복수 개의 딜레이 클럭을 로킹하는 복수 개의 전압제어 지연라인부재를 하나의 DLL 모듈에 구비함에 따라 반도체 메모리 장치 내에 채택되는 클럭의 딜레이 제어장치를 작은 규격으로도 가능하게 하는 기술이다. 본 발명에 따르면, DLL 모듈의 구성으로 아날로그 소자를 채택함으로써 그 전력 소모를 낮출 수 있는 장점이 있다.

Description

입력 레퍼런스 클럭 간 위상차 기반의 딜레이 제어 장치 {Device for delay control based on phase difference between input reference clocks}
본 발명은 PLL 모듈과 DLL 모듈을 하이브리드 패턴으로 구현함에 따라 목적하는 패턴의 딜레이 클럭이 발생하도록 제어하는 장치에 관한 기술이다.
더욱 상세하게는, 본 발명은 PVT(process, voltage, temperature)에 관계없이 발생시키려는 클럭의 딜레이 기준이 되는 레퍼런스 클럭을 PLL(phase-locked loop) 모듈을 통해 발생시키고 이렇게 발생된 레퍼런스 클럭으로부터 DLL(delay-locked clock) 모듈을 통해 목적하는 패턴의 딜레이 클럭을 생성하는 기술에 관한 것이다.
특히, 딜레이 클럭을 로킹하는 복수 개의 전압제어 지연라인부재를 하나의 DLL 모듈에 구비함에 따라 초고속 반도체 메모리 장치 내에 채택되는 클럭의 딜레이 제어장치를 작은 규격으로도 가능하게 하는 기술이다.
최근 초고속 멀티미디어 시대로 접어 들면서 고속 동기 회로의 중요성은 한층 커지고 있다. CPU나 DSP와 같이 초고속으로 동작하는 시스템에서는 칩을 탑재한 디지털 블록들간의 데이터 전송에서 높은 주파수의 클럭을 필요로 한다.
여기서, 칩(chip) 간의 직접적인 인터페이스에서 깨끗한 신호를 얻기란 쉽지 않다. 따라서, 고속으로 동작하는 대부분 마이크로프로세서에서는 외부의 클럭을 입력받아 내부의 클럭을 발생시키는 루프(loop)로서 소위 PLL(phase-locked loop)과 DLL(delay-locked loop)이 채용되고 있다.
먼저, VCO(voltage controlled oscillator)를 구비한 PLL은 위상이 로킹된 클럭을 발생시킨다. 그러나, PLL은 higher order system 으로 설계가 어려우며 동작이 안정되었을 때의 loop bandwidth가 PVT(process, voltage, temperature)값들에 의해서 쉽게 변화될 수 있는 특성이 있다.
그리고, VCDL(voltage controlled delay line)을 구비한 DLL은 외부로부터 제공되는 레퍼런스 클럭에 대해 쉬프트된 딜레이 클럭을 발생시킨다. 여기서, DLL은 first order system이기 때문에 항상 안정되며 설계가 용이하다는 특성을 가지고 있다.
한편, SDRAM 장치는 클럭 신호에 동기되어 데이터를 입출력한다. DDR SDRAM 장치의 경우에는 클럭 신호의 상승 에지(rising edge) 및 하락 에지(falling edge)에서 데이터를 읽기 때문에 데이터 처리 속도가 빠르다.
여기서, DDR 인터페이스를 위하여 90도 위상 변위(phase shift)된 클럭 신호, 즉 (1/4)T 만큼 위상 변위된 클럭 신호가 필요하다.
그런데, 종래기술에서는 (1/4)T에 대응하는 딜레이 라인을 생성하기 위해서 마스터에 4배의 딜레이 라인을 삽입하고, 슬래이브에서 한 개의 미러 딜레이(mirror delay)를 사용하여 (1/4)T에 대응하는 딜레이 라인을 구현하였다.
즉, 종래기술에서는 (1/4)T만큼 지연된 클럭 신호를 얻기 위하여 마스터 DLL은 슬래이브 딜레이 라인의 4배에 달하는 딜레이 라인을 필요로 한다. 이 때문에 레이아웃 면적이 증가하고 전력소모가 증가하였다.
그에 따라, PLL 모듈을 통해 레퍼런스 클럭을 발생시키고 DLL 모듈을 통해 그 레퍼런스 클럭으로부터 목적하는 정도로 쉬프트된 딜레이 클럭을 하나이상 발생시킴으로써 상기와 같은 종래기술의 문제점을 해결할 수 있는 기술 구현이 요구된다.
본 발명은 상기한 점을 감안하여 제안된 것으로, 본 발명의 목적은 딜레이 클럭을 발생시키기 위한 레이아웃의 면적과 전력 소모를 낮출 수 있는 입력 레퍼런스 클럭 간 위상차 기반의 딜레이 제어 장치를 제공함에 있다.
또한, 본 발명의 목적은 항상 안정되고 그 설계가 용이한 DLL 모듈에 복수의 VCDL을 구비함에 따라 소정의 위상으로 쉬프트된 복수의 딜레이 클럭을 발생하는 입력 레퍼런스 클럭 간 위상차 기반의 딜레이 제어 장치를 제공함에 있다.
상기의 목적을 달성하기 위하여 본 발명에 따른 입력 레퍼런스 클럭 간 위상차 기반의 딜레이 제어 장치는 서로 상이한 위상을 갖는 제 1 입력 레퍼런스 클럭과 제 2 입력 레퍼런스 클럭을 발생시키는 PLL 모듈(100); PLL 모듈로부터 제 1 입력 레퍼런스 클럭과 제 2 입력 레퍼런스 클럭을 수신하는 DLL 모듈(200);을 포함하여 구성될 수 있다.
이때, DLL 모듈(200)은, 제 1 입력 레퍼런스 클럭과 제 2 입력 레퍼런스 클럭을 수신하고 제 1 입력 레퍼런스 클럭에 대응하여 피드백된 딜레이 클럭을 수신하며, 딜레이 클럭과 제 1 입력 레퍼런스 클럭 간의 위상차(이하, '타겟위상차'라 함)가 제 1 입력 레퍼런스 클럭과 제 2 입력 레퍼런스 클럭 간의 위상차(이하, '기준위상차'라 함)로 될 때 딜레이 클럭을 로킹시키는 위상 비교부재(210); 위상 비교부재로부터 전달받은 업/다운 신호에 대응하여 소정의 전압을 생성하는 충전 펌핑부재(220); 충전 펌핑부재로부터 전달받은 전압을 목적하는 전압(이하, '타겟전압'이라 함)으로 가변하는 루프 필터부재(230); 복수의 딜레이 셀을 구비하고 위상 비교부재로부터 제공받는 제 1 입력 레퍼런스 클럭을 복수의 딜레이 셀을 경유시키는 과정에서 타겟전압에 대응하여 딜레이시킴에 따라 딜레이 클럭을 생성하는 전압제어 지연라인부재(240);를 구비할 수 있다.
여기서, 위상 비교부재(210)는, 제 1 입력 레퍼런스 클럭에 응답하여 소정의 제 1 입력신호를 래치하는 제 1 래치부재(211); 제 2 입력 레퍼런스 클럭에 응답하여 소정의 제 2 입력신호를 래치하고 제 1 래치부재로부터 제 1 입력신호를 제공받고 제 1 입력신호와 제 2 입력신호에 기초하여 업 신호를 발생하는 제 2 래치부재(212); 딜레이 클럭에 응답하여 소정의 제 3 입력신호를 래치하고 제 1 래치부재로부터 제 1 입력신호를 제공받으며 제 3 입력신호와 제 1 입력신호에 기초하여 다운 신호를 발생하는 제 3 래치부재(213); 업 신호와 다운 신호를 기초하여 제 1 래치부재, 제 2 래치부재, 제 3 래치부재를 리셋하기 위한 리셋신호를 발생하는 로직부재(214);를 구비할 수 있다.
한편, 전압제어 지연라인부재(240)는 하나의 DLL 모듈에 대해 복수 개 구비될 수 있다.
다른 한편, PLL 모듈(100)은 기준위상차가 90도의 위상 차이를 갖도록 제 1 입력 레퍼런스 클럭과 제 2 입력 레퍼런스 클럭을 발생시킬 수 있다.
본 발명은 제 1,2 입력 레퍼런스 클럭을 발생하는 PLL 모듈과, 제 1,2 입력 레퍼런스 클럭으로부터 딜레이 클럭을 생성하는 DLL 모듈을 구비함에 따라 딜레이 클럭을 발생시키기 위한 종래의 레이아웃 면적과 그 전력 소모를 낮출 수 있는 장점을 나타낸다.
또한, 본 발명은 DLL 모듈의 구성으로 아날로그 소자를 채택함으로써 그 전력 소모를 낮출 수 있는 장점도 나타낸다.
또한, 본 발명은 항상 안정되고 그 설계가 용이한 하나의 DLL 모듈에 대해 복수 개의 전압제어 지연라인부재를 구비함에 따라 소정의 위상으로 쉬프트된 복수의 딜레이 클럭을 발생시킬 수 있는 장점을 나타낸다.
[도 1]은 본 발명에 따른 입력 레퍼런스 클럭 간 위상차 기반의 딜레이 제어 장치를 도시한 블록도,
[도 2]는 [도 1]에서 PLL 모듈 부분을 발췌하여 확대 도시한 도면,
[도 3]은 [도 1]에서의 DLL 모듈을 통한 다중 위상 발생의 예시도,
[도 4]는 [도 1]에서의 DLL 모듈을 상세 도시한 도면,
[도 5]는 [도 4]에서 일부분을 발췌하여 확대 도시한 도면이다.
이하, 도면을 참조하여 본 발명을 상세히 설명한다.
[도 1]은 본 발명에 따른 입력 레퍼런스 클럭 간 위상차 기반의 딜레이 제어 장치를 도시한 블록도이고, [도 2]는 [도 1]에서 PLL 모듈 부분을 발췌하여 확대 도시한 도면이고, [도 3]은 [도 1]에서의 DLL 모듈을 통한 다중 위상 발생의 예시도이고, [도 4]는 [도 1]에서의 DLL 모듈을 상세 도시한 도면이고, [도 5]는 [도 4]에서 일부분을 발췌하여 확대 도시한 도면이다.
[도 1] 내지 [도 4]를 참조하면, 본 발명에 따른 입력 레퍼런스 클럭 간 위상차 기반의 딜레이 제어 장치는 PLL 모듈(100)과 DLL 모듈(200)을 포함하여 구성될 수 있다.
먼저, PLL 모듈(100)은 'phase-locked loop'로서 [도 1]과 [도 4]에서와 같이 서로 상이한 위상을 갖는 제 1 입력 레퍼런스 클럭(11)과 제 2 입력 레퍼런스 클럭(12)을 발생하여 DLL 모듈(200)에 전달한다.
여기서, PLL 모듈(100)은 'phase-locked loop'로서 higher order system 으로 동작이 안정된 상태의 loop bandwidth도 PVT(process, voltage, temperature)값들에 의해 쉽게 변화될 수는 있지만, 위상이 로킹된 상태의 클럭을 발생시킬 수 있다.
예컨대, [도 2]를 참조하면, PLL 모듈(100)은 위상 주파수 탐지기(PFD; phase frequency detector)에 레퍼런스 주파수 클럭(Fref)과 전압제어 발진부재(VCO;110)를 통해 피드백 된 피드백 주파수 클럭(Fin)이 입력된다.
이때, [도 2] 상의 위상 주파수 탐지기(PFD)는 레퍼런스 주파수 클럭(Fref)과 피드백 주파수 클럭(Fin)의 위상을 비교하여 업/다운 신호를 발생시킨다.
그리고, [도 2] 상의 'loop filter'는 위상 주파수 탐지기(PFD)로부터 전달받은 업/다운 신호의 펄스(pulse)를 평균하여 전압으로 전압제어 발진부재(110)에 제공한다.
이어서, 전압제어 발진부재(110)는 'loop filter'로부터 제공받은 전압에 맞는 출력 주파수를 갖는 출력 클럭(Fout)을 내보낸다.
그리고, 전압제어 발진부재(110)로부터 발생한 출력 클럭(Fout)은 [도 2] 상의 'Frequency Divider(/N)'를 통해 N배 높은 Frequency를 발생시킬 수 있다.
이어서, 출력 클럭(Fout)으로부터 1/N배 위상 변위된 피드백 주파수 클럭(Fin)이 'Fout = Fin*N'인 상태로 [도 2]에서와 같이 위상 주파수 탐지기(PFD)에 입력되어 안정화되면 로킹이 이루어진다.
이처럼, 레퍼런스 주파수 클럭(Fref)이 [도 2] 상의 PLL 모듈(100) 내에 VCO(Oscillator)의 다중 출력으로부터 반복적으로 거치게 되면 [도 3]에서와 같이 예컨대 (1/8)T로 위상 변위된 주파수의 클럭이 복수 개 발생될 수 있다.
이렇게 [도 3]에서와 같이 발생된 복수의 주파수 클럭 중에서 목적하는 주파수의 클럭을 [도 1]과 [도 4]에서의 제 1 입력 레퍼런스 클럭(11)이나 제 2 입력 레퍼런스 클럭(12)으로 선택될 수 있다.
한편, [도 1]과 [도 4]에서의 제 1 입력 레퍼런스 클럭(11) 및 제 2 입력 레퍼런스 클럭(12) 간의 위상차인 기준위상차가 90도의 위상 차이(1/4T)를 갖도록 [도 2]와 [도 3] 상의 PLL 모듈(100)은 구성할 수도 있다.
그리고, DLL 모듈(200)은 [도 2]와 [도 4]에서와 같이 PLL 모듈(100)로부터 제 1 입력 레퍼런스 클럭(11)과 제 2 입력 레퍼런스 클럭(12)을 수신하여 목적하는 위상으로 위상 변위된 딜레이 클럭(13)을 발생한다.
이를 위해, DLL 모듈(200)은 [도 4]에서와 같이 위상 비교부재(210), 충전 펌핑부재(220), 루프 필터부재(230), 전압제어 지연라인부재(VCDL;240)를 구비할 수 있다.
위상 비교부재(210)는 [도 4]에서와 같이 PLL 모듈(100)로부터 제공받은 제 1 입력 레퍼런스 클럭(11)과 제 2 입력 레퍼런스 클럭(12)을 수신한다.
그리고, 위상 비교부재(210)는 [도 1]과 [도 4]에서와 같이 제 1 입력 레퍼런스 클럭(11)에 대응하여 전압제어 지연라인부재(240)로부터 출력된 딜레이 클럭(13)을 피드백으로 수신한다.
여기서, 위상 비교부재(210)는 딜레이 클럭(13)과 제 1 입력 레퍼런스 클럭(11) 간의 위상차(이하, '타겟위상차'라 함)와, 딜레이 클럭(13)과 제 1 입력 레퍼런스 클럭(11) 간의 위상차(이하, '타겟위상차'라 함)가 제 1 입력 레퍼런스 클럭(11)과 제 2 입력 레퍼런스 클럭(12) 간의 위상차(이하, '기준위상차'라 함)를 비교하여 그에 대응하는 업 신호 또는 다운 신호를 발생시킨다.
즉, 위상 비교부재(210)는 '타겟위상차'와 '기준위상차'의 비교 결과에 따라 업 신호와 다운 신호 중 어느 하나를 먼저 발생(예: 하이레벨로 활성화)할 수도 있고, 업 신호와 다운 신호를 거의 동시에 발생(예: 하이레벨로 활성화)할 수도 있다.
이어서, 위상 비교부재(210)는 '타겟위상차'가 '기준위상차'로 될 때 딜레이 클럭(13)을 로킹(locking)한다.
이를 위해, 충전 펌핑부재(220)는 위상 비교부재(210)로부터 전달받는 업 신호 또는 다운 신호에 대응하여 소정의 전압을 생성하고, 루프 필터부재(230)는 충전 펌핑부재(220)로부터 전달받은 전압을 목적하는 전압(이하, '타겟전압'이라 함)으로 가변한다.
한편, 'VCDL(voltage controlled delay line)'로서의 전압제어 지연라인부재(240)는 복수의 딜레이 셀을 구비하고 위상 비교부재(210)로부터 제공받는 제 1 입력 레퍼런스 클럭(11)을 복수의 딜레이 셀을 경유시키는 과정에서 '타겟전압'에 대응하여 딜레이시킴에 따라 딜레이 클럭(13)을 생성한다.
여기서, 전압제어 지연라인부재(240)는 [도 1]과 [도 4]에서와 같이 하나의 DLL 모듈(200)에 대해 복수 개 구비될 수 있다.
즉, 항상 안정되고 그 설계가 용이한 하나의 DLL 모듈(200)에 대해 복수 개의 전압제어 지연라인부재(240)를 구비함에 따라 본 발명은 소정의 위상으로 쉬프트된 복수의 딜레이 클럭을 발생시킬 수 있게 된다.
그 결과, 초고속 반도체 메모리 장치 내에 채택되는 클럭 딜레이 제어장치는 레이아웃 면적을 작게 함과 아울러 그 전력 소모도 낮게 설계할 수 있다.
다른 한편, 위상 비교부재(210)는 [도 5]에서와 같이 제 1 래치부재(211), 제 2 래치부재(212), 제 3 래치부재(213), 로직부재를 구비할 수 있다.
제 1 래치부재(211)는 제 1 입력 레퍼런스 클럭(11)에 응답하여 소정의 제 1 입력신호를 래치한다.
제 2 래치부재(212)는 제 2 입력 레퍼런스 클럭(12)에 응답하여 소정의 제 2 입력신호를 래치하고 제 1 래치부재(211)로부터 제 1 입력신호를 제공받고 제 1 입력신호와 제 2 입력신호에 기초하여 업 신호를 발생한다.
제 3 래치부재(213)는 딜레이 클럭(13)에 응답하여 소정의 제 3 입력신호를 래치하고 제 1 래치부재(211)로부터 제 1 입력신호를 제공받으며 제 3 입력신호와 제 1 입력신호에 기초하여 다운 신호를 발생한다.
로직부재는 업 신호와 다운 신호를 기초하여 제 1 래치부재(211), 제 2 래치부재(212), 제 3 래치부재(213)를 리셋하기 위한 리셋신호를 발생한다.
11 : 제 1 입력 레퍼런스 클럭
12 : 제 2 입력 레퍼런스 클럭
13 : 딜레이 클럭
100 : PLL 모듈
110 : 전압제어 발진부재(VCO)
200 : DLL 모듈
210 : 위상 비교부재
211 : 제 1 래치부재
212 : 제 2 래치부재
213 : 제 3 래치부재
220 : 충전 펌핑부재
230 : 루프 필터부재
240 : 전압제어 지연라인부재(VCDL)

Claims (4)

  1. 레퍼런스 주파수 클럭(Fref)과 전압제어 발진부재(VCO)(110)의 다충 출력에 의하여 소정의 위상차를 갖는 제 1 입력 레퍼런스 클럭(ph1)(11)과 제 2 입력 레퍼런스 클럭(ph2)(12)을 생성하는 PLL 모듈(100);
    상기 PLL 모듈(100)로부터 상기 제 1 입력 레퍼런스 클럭(ph1)과 상기 제 2 입력 레퍼런스 클럭(ph2)을 제공받아 미리 설정된 목적 위상으로 위상 변위된 딜레이 클럭(phd1)(13)을 생성하는 DLL 모듈(200);
    을 포함하여 구성되고,
    상기 DLL 모듈(200)은,
    입력단에서 상기 PLL 모듈(100)로부터 상기 제 1 입력 레퍼런스 클럭(ph1)과 상기 제 2 입력 레퍼런스 클럭(ph2)을 수신하고, 출력단으로부터 딜레이 클럭(phd1)을 피드백 수신하고, 상기 제 1 입력 레퍼런스 클럭(ph1)과 상기 딜레이 클럭(phd1) 간의 위상차(이하, '타겟위상차'라 함)와 상기 제 1 입력 레퍼런스 클럭(ph1)과 상기 제 2 입력 레퍼런스 클럭(ph2) 간의 위상차(이하, '기준위상차'라 함)를 비교하여 그에 대응하는 업 신호(UP) 또는 다운 신호(DN)를 발생시킴으로써 상기 타겟위상차가 상기 기준위상차로 될 때 상기 딜레이 클럭(phd1)을 로킹(locking)시키는 위상 비교부재(210);
    상기 위상 비교부재(210)로부터 전달받은 업 신호(UP) 또는 다운 신호(DN)에 대응하여 전원을 조절하는 충전 펌핑부재(220);
    상기 충전 펌핑부재(220)에 의한 전원 조절에 의해 커패시터 소자에 충전된 전압을 출력하는 루프 필터부재(230);
    복수의 딜레이 셀을 구비하고 입력단에서 수신한 상기 제 1 입력 레퍼런스 클럭(ph1)을 상기 복수의 딜레이 셀을 경유시키는 과정에서 상기 루프 필터부재(230)의 출력 전압에 대응하여 딜레이시켜 생성한 딜레이 클럭(phd1)을 출력단으로 출력하는 전압제어 지연라인부재(VCDL)(240);
    를 구비하는 것을 특징으로 하는 입력 레퍼런스 클럭 간 위상차 기반의 딜레이 제어 장치.
  2. 청구항 1에 있어서,
    상기 위상 비교부재(210)는,
    상기 제 1 입력 레퍼런스 클럭(ph1)에 응답하여 소정의 제 1 입력신호를 래치하는 제 1 래치부재(211);
    상기 제 1 래치부재(211)의 출력 신호를 상기 제 2 입력 레퍼런스 클럭(ph2)에 대응하여 래치함으로써 상기 충전 펌핑부재(220)를 위한 상기 업 신호(UP)를 생성하는 제 2 래치부재(212);
    상기 제 1 래치부재(211)의 출력 신호를 상기 딜레이 클럭(phd1)에 대응하여 리치함으로써 상기 충전 펌핑부재(220)를 위한 상기 다운 신호(DN)를 생성하는 제 3 래치부재(213);
    상기 업 신호(UP)와 상기 다운 신호(DN)를 기초하여 상기 제 1 래치부재(211), 상기 제 2 래치부재(212), 상기 제 3 래치부재(213)에 대한 리셋 신호를 생성하는 로직부재;
    를 구비하는 것을 특징으로 하는 입력 레퍼런스 클럭 간 위상차 기반의 딜레이 제어 장치.
  3. 청구항 2에 있어서,
    상기 전압제어 지연라인부재(240)는 하나의 상기 DLL 모듈(200)에 대해 복수 개 구비되는 것을 특징으로 하는 입력 레퍼런스 클럭 간 위상차 기반의 딜레이 제어 장치.
  4. 청구항 3에 있어서,
    상기 PLL 모듈(100)은 상기 기준위상차가 90도의 위상 차이를 갖도록 상기 제 1 입력 레퍼런스 클럭(ph1)과 상기 제 2 입력 레퍼런스 클럭(ph2)을 생성하는 것을 특징으로 하는 입력 레퍼런스 클럭 간 위상차 기반의 딜레이 제어 장치.
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