JPH0761069B2 - デイジタル位相同期装置と方法 - Google Patents

デイジタル位相同期装置と方法

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JPH0761069B2
JPH0761069B2 JP12303889A JP12303889A JPH0761069B2 JP H0761069 B2 JPH0761069 B2 JP H0761069B2 JP 12303889 A JP12303889 A JP 12303889A JP 12303889 A JP12303889 A JP 12303889A JP H0761069 B2 JPH0761069 B2 JP H0761069B2
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はデイジタル位相同期装置及び入力データと局所
クロックを同期させる方法に関し、具体的にはデータの
ストリームが、該データのストリームの予定数のビツト
遷移内で局所クロツクに位相同期され、且異なるデータ
速度で動作している間も、全遅延時間を局所クロツクの
周期に等しくなることを保証するのに遅延素子ストリン
グの較正を必要としないデイジタル位相同期装置及び方
法に関する。
B.従来技術 米国特許第4677648号は、遅延素子のチエーンが位相の
オフセツト（ずれ）の検出及びクロツク信号の位相のシ
フテイングを行うデイジタル位相同期ループを開示して
いる。局所マスタ・クロツクの周波数よりも高い周波数
を有するサンプリング即ち制御信号は使用していない。
しかしながら、遅延時間を局所クロツクの１周期に等し
くするのに必要とされる遅延素子ストリング中の遅延素
子の数については連続的な評価が必要であり、位相のオ
フセツトを修正して、位相の選択値にするのには牽引テ
ーブルが必要とされている。
1987年11月17日出願の米国特許出願第07/121667号で
は、デイジタル位相同期修正ループは、システム・クロ
ツクに加えられる相継ぐ遅延のインクレメントの累積が
全局所クロツク・サイクルに等しくなつた時に、１局所
クロツク・サイクルを減算することによつてリセツトさ
れている。
これ等のデイジタル位相同期装置は満足に動作するとは
いえ、アナログもしくはデイジタル位相同期ループが必
要とする任意の部分（たとえば、VCO（電圧制御発振
器）、周波数逓倍器、位相検出器、マイクロプロセツ
サ、比較器等）を必要としない位相同期装置及び方法が
望まれる。入力データ・ストリームの局所クロツクへの
位相同期が予じめ選択された数のビツト遷移内、好まし
くはレジスタ及び選択レジスタを順次クロツクするのに
必要なクロツク信号の数に対応する選択サイクルの整数
倍内で達成できる改良装置が必要である。さらに、全遅
延時間が局所クロツク同期に等しくなることを保証する
ために、遅延素子ストリングの長さを較正もしくは再較
正する必要のない、多くのデータ速度で動作できる位相
同期装置及び方法が必要である。最後に、位相同期装置
はコンパクトで、VLSIチツプ上で具体化できるような構
造を有することが望ましく、同時にどの回路素子も局所
クロツクの周波数よりも高い周波数で動作しないという
上述の従来技術の特徴が保持されていることが望まし
い。
C.発明が解決しようとする問題点 本発明の目的は、入力データを局所クロツクと同期させ
るための改良デイジタル位相同期装置及び方法を与える
ことにある。
D.問題点を解決するための手段 本発明のデイジタル位相同期装置は、各相継ぐ選択サイ
クル中にトリガされた時に、遅延素子ストリングによつ
て供給される波形の状態をトラツプするレジスタを含ん
でいる。遷移検出器がこれ等の波形中の遷移を検出し
て、選択装置に、各々夫々のクロツク位置に対応する、
複数の出力を与える。選択装置は窓内の現在のクロツク
位置が有効な局所クロツク選択（候補）であるかどうか
を判断するため、窓内のビツト・パターンを調べるため
の、現在のクロツク位置に隣接する一意的なクロツク位
置の最大数を定める窓を与える。
同期状態で動作している時に、上記窓内のビツト・パタ
ーンが唯１つの局所クロツク選択を示す時は、このクロ
ツク位置が局所クロツクとして選択され、ロツクされ
る。もし窓内のビツト・パターンが２以上の局所クロツ
ク選択を示すか、局所クロツク選択を全く示さない時
は、位相同期のアンロツクは少なくとも次の選択サイク
ル迄遅延される。遅延期間中に、窓中のビツト・パター
ンが唯１つのクロツク選択を示す時は、そのクロツク位
置が局所クロツクとして選択され、ロツクされる。そう
でない時は遅延期間の終りにアンロツクが生じて、位相
同期の再ロツキングが再開始される。
始動中及び循環モード中は、制御装置は選択装置の一部
の選択レジスタをクリアし、優先順次レジスタを活性化
する。このフイルタは遷移検出器の出力から、１つの活
性状態ビツトを除くすべての出力をフイルタして除去
し、現在のクロツク位置として、この単一の活性状態ビ
ツトに対応するクロツク位置を現在のクロツク位置とし
て無条件に受入れる。しかしながら、始動中と循環モー
ド中の動作は次の点で異なつている。
始動中は、優先順位フイルタの相継ぐ単一の活性状態の
ビツト出力が現在のクロツク位置として順次無条件に受
入れられるが、優先順位フイルタからの現在の出力が、
前の出力によつて定められた選択窓内に入る迄はロツキ
ングは生じない。ロツキングが生じると、現在の出力に
対応するクロツク位置が局所クロツクとして選択されて
ロツクされ、動作は同期状態に関して既に説明されたよ
うに続けられる。
しかしながら、循環モードでは、優先順位フイルタの単
一の活性状態ビツト出力は一回だけしか使用されず、即
ち最初の単一の活性状態ビツト出力に対応するクロツク
位置が無条件に受入れられ、動作は同期状態に関して説
明されたように続けられる。
E.実施例 本発明に従う、デイジタル位相同期装置は、データと局
所クロツクを同期するのに、入力データ信号と局所発振
器（圧電気結晶のような）からの信号だけを必要とす
る。第１図に示すように、本発明の装置は、入力データ
信号８からクロツク信号C0−C4を発生するクロツク・シ
ーケンス発生器10を含んでいる。局所発振器９からの信
号は、遅延素子ストリング11へ送られ、遅延されたクロ
ツクの群が発生される。遅延されたクロツクの各々は２
つのレジスタ、即ち段12a、12bより成るレジスタ12への
入力として使用される。レジスタ12は状態ラッチ・レジ
スタであり、クロック・シーケンス発生器10からの信号
に応答して遅延素子ストリング11からのストリングの状
態をラッチする。レジスタ12は12a、12bの２段で構成さ
れており、それぞれ段12aはクロック信号C0に応答して
遅延素子ストリング11の状態をラッチし、12bはクロッ
ク信号C1およびC2に応答して遅延素子ストリング11の状
態をラッチする。遷移検出器13が、これ等の波形中の遷
移を検出して、選択装置14に複数の出力を与える。
選択装置14は、簡単には、優先順位フイルタ15、優先順
位フイルタ・エラー機能論理回路16、選択機能論理回路
17、選択エラー機能論理回路18、２つのレジスタ19a、1
9bを有する選択レジスタ、最終選択論理回路20、及びス
イツチ22を条件付けて、優先順位フイルタ15もしくは選
択機能論理回路17を選択的に選択レジスタ19に接続する
制御回路21より成る。
種々の部品について、以下詳細に説明する。第2A図及び
第2B図に示したように、クロツク・シーケンス発生器10
は各「選択サイクル」中に５個の一意的なクロツク信号
C0−C4を発生する。ここで選択サイクルとは新らしい局
所クロツクを選択するのに必要な予定の期間として定義
されるものである。第2B図に示したデータは所定のクロ
ック信号C0からC4に対応する所定のパターンを有するデ
ータ形態を示すもので、このようなデータ入力が成され
た場合には同期がとれ、このような選択サイクル・デー
タがこのような形態でない場合には再びデータ選択がな
されることとなる。信号C0−C4は、レジスタ12aが信号C
0に応答してストリング11の状態をラツチし、レジスタ1
2bが信号C1に応答してラツチを行い、次に再び信号C2に
応答してラツチを行い、続いて直ぐ、選択ラツチ19a、1
9bが夫々、信号C3及びC4によつて順次ラツチを行つて選
択サイクルが完了する。従つて、レジスタ12a、12bは、
レジスタ12bが引続き２回ラツチされることを除いて交
代にラツチされる。この動作は準安定な出力を除去する
ために行われる。
数学的には、クロツク信号C0−C4に課せられる上述の動
作条件は次に式で表わされる。
（Ci）（Cj）＝０ ｉ≠ｊ、ｉ＝０、１……４、ｊ＝
０、１……４、ｔを時間としてすべてのｔ０につい
て、 上記条件を満足するものである。すなわち、異なるクロ
ック信号、例えばC0とC1の間で、いかなるタイミングに
おいてもC0・C1＝０、少なくともいずれか一方は０であ
る。すなわち重複して同時に１の値を持つことはない。
これらのクロツク形態によってレジスタ12およびレジス
タ19において時順次各クロツク信号によって入力ストリ
ングがラッチされることとなる。C1およびC2の信号によ
ってレジスタ12bの連続ラッチにより、順安定な出力除
去を可能としている。
クロツク・シーケンス発生器10は、これ等のクロツク信
号を発生するための、第2A図に示したデイジタル回路よ
り成る。この回路は、線８上の入力データによつてクロ
ツクされる５ビツト・シフト・レジスタ10aより成る。
各シフト・レジスタ・ビツトS0、S1、S2、S3及びS4は５
個のクロツク信号C0−C4の１つに対応し、クロツク信号
はシフト・レジスタのビツトが活性状態にある時（即ち
“1"の時）にだけ活性状態になる。クロツク信号に適用
されたのと同じ条件が、S0、S1、S2、S3及びS4にも適用
されるので、次式が成立つ。
（Si）（Sj）＝０、ｉ≠ｊ、ｉ＝０、１、……４、ｊ＝
０、１、……４、すべてのｔ０について、 クロツク・シーケンス発生器10中の論理回路は、シフト
・レジスタ10aが常にセツトされていて、上述の条件が
満足されることを保証している。シフト・レジスタ10a
の単一の相継ぐビツトが連続的に循環されて、５入力S0
−S5から、４つのクロツク信号C0−C4が発生される。ク
ロツク信号は４つしか発生されないが、それはシフト・
シフトレジスタ・ビツトS0、（S1もしくはS2）、S3及び
S4がAND回路10c−10fで入力データとANDされる前に、シ
フト・レジスタ・ビツトS1及びS2がOR回路10bでORされ
るからである。C0、（C1もしくはC2）出力は上述のよう
にレジスタ12aもしくは12bを条件付ける。出力C3及びC4
は線23を介して選択レジスタ19a、19bを条件付ける。
遅延素子ストリング11を通る全遅延時間は少なくとも局
所発振器９の１周期に等しくなければならない。従つて
Ｎを選択可能なクロツク位置の数とし、Ｎ−１を発振器
９の１周期とすると、ストリング11中には２つの追加の
遅延素子Ｎ及びＮ＋１が追加され、以下に明らにされる
理由で、少なくとも一つの１から０（もしくは０から１
への）遷移が遷移検出器13によつて検出できることが保
証される。遅延素子ストリング11は、一般に知られてい
るように、複数の直列に接続された遅延素子から、一群
の遅延された波形を発生する。各連続波形は隣接する遅
延素子間で、予じめ選択された遅延時間tdだけ離れてい
る。選択サイクルの終りに、これ等の遅延されたクロツ
ク（０−Ｎ）の１つが局所クロツク24として選択され
る。
各レジスタ12a、12b中のビツト数は、遅延素子ストリン
グ11によつて供給される波形の数であるＮ＋１に等し
い。レジスタ12aがクロツク信号C0によつてトリガされ
る時は、レジスタ12aは遅延素子ストリング11によつて
供給される波形の状態をトラツプする。信号C0はデータ
の遷移によつて発生されるので、レジスタ12aの状態が
評価され、位相のオフセツトが決定できる。これはレジ
スタ12aの状態が遅延素子ストリングからの波形状態を
クロツクC0によってラッチしたものであり、このラッチ
状態を観察することでその位相のずれが検出可能となる
ということである。レジスタ12bが信号C1によつてクロ
ツクされる時には、レジスタ12aの中のデータが利用可
能になる。始めに述べたように、レジスタ12bは信号C2
によつてもクロツクされ（２回クロツクされ）、準安定
な出力の発生が除去される。
遷移検出器13（第３図参照）は、レジスタ12a,12b中の
１から０への遷移を検出するように設計された組合せ論
理回路である。これ等の遷移は、データと整列する遅延
クロツク信号を示す。遷移は下位（最左端）ビツトから
上位（最右端）ビツトの方に順に検出される。遷移検出
器13中には、最後のビツト位置Ｎ＋１がない。最上位の
ビツトには、これと比較する対象がないので、最上位の
ビツトＮ＋１は遷移を与えることはできない。従つて、
遷移検出器13の出力はＮビツト（ビツト位置０−Ｎ）を
有し、レジスタ12a、12b中のＮ＋１ビツトよりも１ビツ
ト少なく、総遅延は少なくとも発振器９の一周期に１つ
のビツト位置を加えたものである。それは上述のように
遅延素子ストリングに２つの遅延素子が加えられたから
である。第３図に示したように、各ANDゲートへの左側
のビツト入力は反転されていず、右側のビツト入力は反
転されている。しかしながら、遷移検出器で０から１へ
の遷移を検出させたい時には、これ等の右側及び左側の
ビツト入力を逆にすることができる。遷移検出器13から
の各出力は、直接クロツク位置に対応している。
次に選択装置14の種々の部品及びそれ等の相互作用を説
明する。優先順位フイルタ15（第４図参照）は、その出
力で検出される最初のビツトを除き、“1"の値を有する
各ビツトを遷移検出器13の出力からフイルタして出力す
る（図では最初のビツトは最下位のビツトであるが、望
まれる場合は、このビツトは最上位のビツトでもよ
い）。すなわち、優先順位フイルタ15は遷移検出器13か
らの出力Ｎビットの信号を第４図に示す回路に通すこと
により、ただ１つの活性状態ビット“1"を待つ信号とし
て出力する。第４図に示す回路は複数のアンド回路およ
び各入力信号を反転させる構成により、入力Ｎビットか
ら、ただ１つだけが活性状態“1"であるビット列に変え
て出力する従つてフイルタ15の出力は、遅延素子ストリ
ング11からの単一の遅延されたクロツク信号に対応する
単一の活性状態（即ち“1"）ビツトを含んでいる。スイ
ツチ22は制御装置21によつて条件付けられ、位相同期装
置が始動中循環モード、もしくは再同期する時にだけ優
先順位フイルタ15を活性化し、そうでない時には、スイ
ツチ21によつて条件付けられ、選択機能を活性化する。
優先順位フイルタ15及び選択論理回路17、18は連続して
動作するが、一時には１つだけが選択的に活性化され
る。これ等の種々の条件の下での動作を以下に詳細に説
明する。
選択機能論理回路17は遷移検出器13によつて供給される
入力数に等しい出力数を有する。このような出力は直
接、クロツク位置に対応する。たとえば、選択機能論理
回路17の出力５はクロツク位置５に対応する。各選択サ
イクル中、選択機能論理回路17は現在のクロツク選択及
び遷移検出器13によつて供給される入力に基づいて次の
クロツク選択を供給する。選択機能論理回路17からの選
択出力は任意の一時刻に、１つだけが活性状態（即ち
“1"）であるから、任意の時刻には唯一つのクロツク位
置が選択される。
選択機能論理回路17は、予じめ選択され、有効なクロツ
ク選択を設定する、現在位置の両側の一意的なクロツク
位置として選択するクロツク数として定義される「選択
距離」SDに基づいている。すなわち、選択機能論理回路
17は遷移検出器13からの入力に対して、「選択距離」SD
に基づく長さのビットを選択する機能を有する。この選
択に際し選択論理回路17の出力はクロツク位置と対応す
るものとされる。たとえば、第1A表に示すように、現在
のクロツク選択がクロツク５（ビツト５のところを参
照）で、選択距離を１とすると、クロツク番号４、５、
６（ビツト４、５、６に対応する）が有効な選択項目と
なる。従つて、例示したように、選択距離SDは３クロツ
ク位置の長さを有する、対称的選択窓を決定する。選択
距離が現在のクロツク位置の左右で等しいことは望まし
いが、必要なことではない。
選択窓SW内のビット・パターン及び現在のクロツク選択
は選択機能論理回路17において実行される選択論理式の
構成要素となり、選択機能論理回路17からの出力を決定
する。選択論理式については後に詳述する。選択窓SW、
すなわち選択されるビツト数幅内に見出されるビツト・
パターンの数は2SW未満でなければならない。それは遷
移検出器13が２つの活性状態（“1"）ビツトが相継いで
現われるのを防止しているからである。SW＝３（図示の
例の場合）もしくはそれ以上である場合には、このビツ
ト・パターンの数は、２以上の隣接する“1"ビツトがあ
るすべてのパターンを除き、2SW未満である。
選択式は２つの型、即ち整合（conforming）型及び非整
合型のものがある。整合式は同じ形式を有する。それは
クロツクを選択するのに、これ等の式が同じビツト・パ
ターンを使用するからである。非整合式は０、…、SD及
びＮ−SD、…Ｎ位置に限定される。すなわち、非整合式
は０、・・・Ｎのビットのなかで両端すなわち０および
Ｎから選択距離SD内にビット・パターンを選択した場合
に適用されるものである。ここでSDは選択距離、Ｎは最
上位（即ち最後の）選択可能なクロツク位置である。従
つてSD＝１の場合は、非整合式は０及び１のクロツク位
置並びにＮ−１及びＮクロツク位置に適用される。これ
等の非整合式が発生されるのは、ビツト・パターンが一
意的で、従つて一意的な式を必要とする一番端の位置に
起因する特性を選択窓SW内のビツト・パターンを有する
からである。
整合式及び非整合式については、この項の終りに説明す
る。
第1A表、第1B表、及び第1C表は選択窓SW内のビツト・パ
ターンが調べられている時に生じ得る３つの異なる場合
を示している。各々の場合に、装置は位相同期されてい
て、選択レジスタ19中で識別される現在のクロツク位置
は窓SWの中心（ビツト位置５）中にあるものと仮定して
いる。一時には唯１つの選択レジスタの、ビツト位置が
活性状態にあることができることに注意された。このこ
とによつて、唯１つのクロツクがデータ・クロツクとし
て選択されることが保証される。
現在、遷移検出器13から選択レジスタ19への出力が、第
1A表に示したようにビツト位置６では“1"であり、ビツ
ト位置４及び５では“0"であるものと仮定する。窓SW内
では唯１つの有効な選択項目が存在するので（“1"ビツ
トは１つ）、窓がビツト位置６の方へ右に移動され、そ
の中に１が整列されて、クロツク位置６が選択され、局
所クロツク24のための有効選択項目として同期され、エ
ラーは発生されない。もし遷移検出器13の出力中のサン
プル“1"がビツト位置４中にある場合には、窓SWは“1"
を整列するために左方に移動され、ビツト位置５にある
時は、窓SWはそのままの状態に残される。各相継ぐ選択
サイクル中に、ビツト・パターンの再検査が繰返され
る。
次に、窓SW中に唯１つの“1"でなく、（第1B表中の４及
び６に示すように）、遷移検出器13からの出力が窓内の
２つのビツト位置中に“1"を含むか、（表1C表のよう
に）窓内のすべてのビツトが“0"であると仮定する。こ
のような場合は窓SWは移動せず、選択エラー機能論理回
路18によつて、修正可能なエラー信号が発生される。修
正可能なエラーとは選択窓SW内に２以上のクロツク選択
があるもの（即ち、２以上の“1"があるか、“1"が全く
ないもの）として定義される。
第1B表及び第1C表に関連して説明された場合（即ち、窓
SW内に２以上の“1"があるか、“1"が全くない場合）
は、装置は同期（ロツク）状態に残され、少なくとも次
の選択サイクル迄は窓SWは移動されない、次の選択サイ
クルで、ビツト・パターンが再び調べられ、現在有効な
クロツク選択を示す、単一の“1"が窓SW中に存在するか
どうかが再検査される。アンロツクの決定が相継ぐエラ
ー（それが修正可能であれ、条件付きであれ、もしくは
その両方の組合せであれ）のために遅延される相継ぐ選
択サイクルの数は回路設計者によつて予じめ選択される
が、エラーの型毎に異なることができ、制御回路21中に
そのようにプログラムされているか、ハード結線されて
いる。
制御回路21は所謂ムーア（Moore）有限状態機械によつ
て与えることが望ましい。この有限状態回路21はクロツ
ク・シーケンス発生器10によつてクロツクされ、現在の
状態中に選択エラー論理回路18及び優先順位フイルタ・
エラー機能論理回路16からの入力に応答し、スイツチ22
を条件付けて、選択機能もしくは優先順位フイルタの一
方を選択的に活性化する。
上述のように、選択レジスタ19は優先順位フイルタ15も
しくは選択機能論理回路17のデータを受取る。レジスタ
19aがクロツク信号C3によつてトリガされる時に、入力
データがトラツプされる。従つて、レジスタ19bが線23
を介してクロツク信号C4によつてトリガーされる時に
は、クロツク選択に対応するこのデータが選択レジスタ
19で利用できるようになる。次に選択レジスタ19の０、
…、Ｎビツトは、遅延素子ストリングからの０、…Ｎ遅
延クロツク信号と夫々ANDされる。しかしながら、０、
…、Ｎ選択ビツトのうち１つだけが活性状態（“1"）に
あるので、ストリング11によつて発生されるクロツク信
号の１つだけが活性状態にある。AND動作から生じたす
べての０、…、Ｎ個の出力は互いにORされて線24上に単
一の局所クロツク出力信号を発生する。
すなわち、選択レジスタで利用可能となった０、・・・
Ｎビツトは次のサイクルでレジスタにラッチされる０、
・・・・Ｎビツトと最終選択論路回路20内でANDされ
る。１組の０、・・・Ｎビットには１つの活性状態ビッ
トを含み、このANDによって唯１つの活性状態を有する
場合には同期可能な状態であることとなり、ANDされた
信号が最終選択論理回路20によってORされて、このORさ
れた信号が局所クロック出力とされる。
動作について説明すると、始動モード中に、制御回路21
はスイツチ22を条件付けて、選択装置14の一部をなす選
択レジスタ19をクリアし、優先順位レジスタ15を活性化
する。フイルタ15は１つの活性状態にあるビツトを除い
た全部を、遷移検出器13の出力からフイルタして除去
し、現在のクロツク位置としてこの単一の活性状態ビツ
トに対応するクロツク位置を無条件に受入れる。優先順
位フイルタ15の相継ぐ単一活性状態ビツト出力が、現在
のクロツク位置として順番に無条件に受入れられるが、
優先順位フイルタからの現在出力が前の出力によつて決
定される選択窓SW内に入る迄は同期は生じない。現在出
力が窓SW内に入ると、現在の出力に対応するクロツク位
置が選択され、局所クロツクとして同期される。換言す
ると、装置は最後に同期に達する迄は、始動モードに留
まる。
同期モード中に、選択窓SW内のビツト・パターンが唯一
個局所クロツクを選択できることを示すと、このクロツ
ク位置が局所クロツクとして選択され、同期される。も
し窓SW中のビツト・パターンが局所クロツクの選択項目
が全くないか、もしくは２個以上あることを示すと、位
相同期のアンロツクは少なくとも次の選択サイクル迄遅
延される。有効なクロツク選択が示されない時に、アン
ロツクが遅延される選択サイクルの数は設計者によつて
予じめ選択されている。この遅延期間の任意の時刻に、
ビツト・パターンが唯１つのクロツク選択を示すと、ク
ロツク位置が選択されて、局所クロツクとして同期（ロ
ツク）される。そうでない時は、アンロツクが遅延期間
の終りに生じて、位相同期の再同期が開始される。再同
期は始動手順を繰返すことによつて行われる。
現在のクロツク位置に対応する、選択レジスタ中の単一
の活性状態ビツトは、第1A、第1B及び第1C表中に示すよ
うに、常に選択窓SW中の中心にある。もし、この単一の
活性状態ビツトがビツト位置０にある場合のように選択
窓SWがインクレメンタルに左側に（もしくは位置Ｎに向
かつて右側に）移動される時は、循環モードが開始され
る。
循環モード中に、選択レジスタ19が始動時のように、ク
リアされ、優先順位フイルタ15が活性化される。しかし
ながら、優先順位フイルタ15の単一の活性状態出力は１
回しか使用されず、即ち最初の単一活性状態ビツト出力
に対応するクロツク位置が無条件に受入れられ、局所ク
ロツクとしてロツクされ、動作が上述の同期モードのよ
うに続けられる。
好ましい実施例では、各選択サイクルは５データ周期よ
り成る。しかしながら、この数は任意の奇数に迄増加で
きる。奇数であることは、準安定な出力を除去するため
に、レジスタ12bが相継いで２回ラツチできるようにす
るために必要である。又第2b図に示したデータは一様な
データ速度を有するが、本発明のデイジタル位相同期装
置はこのような一様なデータ速度を必要とせず、データ
はラン・レングス制限伝送用コードのようなコード化デ
ータでよい。多くのデータ速度とともに使用するために
は、遅延素子ストリング11を通る全遅延時間は、勿論最
小の予想データ速度のビツト周期に少なくとも等しくな
ければならない。
ｘを選択レジスタ（SR）中の現在のビツト位置選択と
し、２及びＮ−２間（これ等の数を含む）の任意の数と
すると、ビツト位置ｘのための選択論理式は次の通りで
ある。
ここでＡ、Ｂ、SELの後のｘはそれぞれのビット位置ｘ
における選択レジスタ19におけるビット値、遷移検出器
13におけるビット値、選択論理式の対応ビット位置にお
ける値である。下記の選択論理式によって導かれた値が
選択機能論理回路17から出力され、選択エラー機能論理
回路18によってエラーが発せられない限りこの値がスイ
ッチ22を介して選択レジスタ19に出力される。
遷移検出器（TD）13の出力は、２以上の連続した１を有
することはできないので、パターン011、110及び111は
窓SW中に見出すことはできない。
パターン000及び101は窓内に発生できる合法的パターン
であるが、これ等は次の選択が窓（000）の外にある
か、準安定（101）があることを暗に示している。従つ
て、これ等はエラーとして記録され、現在の選択は保留
される。アンロツク迄の決定は少なくとも、もう１選択
サイクル遅延され、回復の機会が与えられる。
（II）選択エラー機能 整合式 ｘを現在のビツト位置選択とし、１及びＮ間（これ等の
数字を含む）の任意の整数とすると、位置ｘのための選
択エラー機能式は次の通りである。
選択エラー機能（SEF）のため非整合式は存在しない。A
0は窓SWの中心にあることはできない。A0が現在の選択
ならば、循環モードが開始される。
すなわち、選択エラー機能論理回路18によってエラーが
発せられるのは例えば遷移検出器13からの出力が窓内の
２つのビット位置に１を含むか、あるいはすべてのビッ
トが０であるような場合であり、そこのようなときに上
記SEL式によってエラー判別がなされる。
（III）優先順位フイルタ・エラー機能 整合式 ｘを１及びＮ−１間（両数字を含む）の整数とし、現在
の選択に対応するビツト位置を示し、Ａを選択レジス
タ、Ｂを遷移検出器を表わすものとすると、優先順位フ
イルタ・エラー機能式は、次式で表わされる。
優先順位フイルタの出力は単一の活性状態ビツトだけを
有することができる。従つて、パターン101、111、01
1、110は窓内に見出すことはできない。
このことは、唯一の検出可能なエラー条件は次の場合で
あることを意味している。
PFEFが１になり、エラーを示す。すなわち上記PFEFに関
する式が１のときエラーであることを示すものであり、
PFEFが１になるのは遷移検出器の出力BX-1〜X+1の３つ
の出力がすべて０であるときのみである。
非整合式 この式は、次の状態に関係する。
従つて、 優先順位フイルタの出力は単一の活性状態ビツトだけを
有することができることに注意されたい。従つて、パタ
ーン11は窓内に見出されない。窓SWが同じ位置に留まる
か、A0から右へもしくはANから左へ移動することができ
る。ｘを選択レジスタ中の現在のビツト位置選択とし、
１及びＮ−１の間の（この両数を含む）任意の数とする
と、優先順位フイルタ・エラー機能式は次式で表わせ
る。
F.発明の効果 本発明に従えば、入力データを局所クロツクと同期させ
るための改良デイジタル位相同期装置及び方法が与えら
れる。
【図面の簡単な説明】
第１図は、本発明を具体化したデイジタル位相同期装置
のブロツク図である。 第2A図及び第2B図は、夫々第１図のクロツク・シーケン
ス発生器及びこれによつて発生される波形を示した図で
ある。 第３図は、第１図の１から０への遷移検出器の論理図で
ある。 第４図は、第１図の優先順位フイルタの論理図である。 ９…局所発振器、10…クロツク・シーケンス発生器、11
…遅延素子ストリング、12…レジスタ、13…遷移検出
器、14…選択装置、15…優先順位フイルタ、16…優先順
位フイルタ・エラー機能論理回路、17…選択機能論理回
路、18…選択エラー機能論理回路、19…選択レジスタ、
20…最終選択論理回路、21…制御回路、22…スイツチ。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】（イ）各々が所定遅延時間によって分離さ
    れた遅延されたクロック波形の群を発生する手段と、 （ロ）入力データによってクロックされ、各々が新しい
    ローカル・クロックを生成するに必要な所定の時間を構
    成する相継ぐ選択サイクルの各々の間に所定のクロック
    信号を発生するクロック・シーケンス発生器と、 （ハ）上記クロック信号に応答して、上記波形の状態を
    トラップするための手段と、 （ニ）上記トラップされた波形中の遷移を検出して、各
    々が夫々のクロック位置に直接対応する出力を与える遷
    移検出手段と、 （ホ）遅延された窓内の現在のクロック位置が、有効な
    局所クロック選択として選定できるかどうかを判断する
    ためのビット・パターンを調べる、現在のクロック位置
    に隣接する一意的なクロック位置として選択するクロッ
    ク数を定める選択窓を与える装置を有する選択手段と、 （へ）唯１つの局所クロック選択があることを示す上記
    選択窓内の、ビット・パターンに応答し、そのクロック
    位置を局所クロックとして選択しロックする手段とを有
    する、 入力データと局所クロックを同期させるためのディジタ
    ル位相同期装置。
  2. 【請求項２】（イ）局所発振器からの信号が入力される
    遅延素子ストリングと、 （ロ）入力データによってクロックされるシフト・レジ
    スタより成り、相継ぐ選択サイクルの各々の間に、予定
    数の、順次的、一意的クロック信号を発生するためのク
    ロック・シーケンス発生器と、 （ハ）上記一意的クロック信号に応答してトリガーさ
    れ、上記遅延素子ストリングから入力される相継ぐ遅延
    された波形の状態をトラップするレジスタと、 （ニ）上記トラップされた波形中の遷移を検出して、上
    記一意的クロック各々のクロック位置に対応する上記ト
    ラップされた波形状態の遷移状態に応じた出力を与える
    遷移検出器と、 （ホ）窓内の現在のクロック位置が、有効な局所クロッ
    ク選択として選定できるかどうかを判断するためのビッ
    ト・パターンを調べる、現在のクロック位置に隣接する
    一意的なクロック位置として選択するクロック数を定め
    る選択窓を有し、上記遷移検出器の出力を受取る選択手
    段と、 （へ）上記選択窓内で、唯１つの局所クロック選択があ
    ることを示すビット・パターンに応答して、そのクロッ
    ク位置を局所クロックとして選択し、ロックし、そうで
    ない時は、決定を遅延して、少なくとも次の選択サイク
    ルまで位相同期をアンロックする手段とを有する、 入力データと局所クロックを同期するためのデイジタル
    位相同期装置。
  3. 【請求項３】（イ）各々が所定遅延時間によって分離さ
    れた遅延されたクロック波形の群を発生し、 （ロ）入力データによってクロックされ、各々が新しい
    ローカル・クロックを生成するに必要な所定の時間を構
    成する相継ぐ選択サイクルの各々の間に所定のクロック
    信号を発生し、 （ハ）上記クロック信号に応答して、上記波形の状態を
    トラップし、 （ニ）各々が夫々のクロック位置に直接対応するビット
    ・パターンを出力するために上記トラップされた波形中
    の遷移を検出し、 （ホ）現在のクロック位置に隣接する一意的なクロック
    位置として選択するクロック数を定める選択窓を与え、 （へ）上記選択窓内の上記クロック位置に対応する上記
    ビット・パターンを調べ、 （ト）上記ビット・パターンが唯１つの局所クロック選
    択があることを示すときに、そのクロック位置を局所ク
    ロックとして選択しロックする段階を有する、 入力データと局所クロックを同期させる方法。
  4. 【請求項４】（イ）各々が所定遅延時間によって分離さ
    れた遅延されたクロック波形の群を発生し、 （ロ）入力データによってクロックされ、各々が新しい
    ローカル・クロックを生成するに必要な所定の時間を構
    成する相継ぐ選択サイクルの各々の間に所定のクロック
    信号を発生し、 （ハ）上記クロック信号に応答して、上記波形の状態を
    トラップし、 （ニ）各々が夫々のクロック位置に直接対応するビット
    ・パターンを出力するために上記トラップされた波形中
    の遷移を検出し、 （ホ）上記出力から１つの活性状態ビットを除く、すべ
    ての出力をフイルタして除去し、単一の活性状態ビット
    のみを出力することで、この単一活性状態ビットに対応
    するクロック位置を現在のクロック選択として受入れ、 （へ）現在のクロック位置に隣接する一意的なクロック
    位置として選択するクロック数を定める選択窓内の上記
    出力を調べ、 （ト）現在のビットが選択窓内におさまるまで、上記出
    力の各相継ぐ１つの中のその後の活性状態ビットについ
    て上記フイルタリング及び受入れ段階を繰返し、 （チ）上記現在ビットに対応するクロック位置を局所ク
    ロックとして選択して、ロックする、始動中の段階を有
    する、 入力データと局所クロックを同期させる方法。
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