JPS63107231A - デジタル・フエ−ズ・ロツク・ル−プ回路 - Google Patents
デジタル・フエ−ズ・ロツク・ル−プ回路Info
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- JPS63107231A JPS63107231A JP61251824A JP25182486A JPS63107231A JP S63107231 A JPS63107231 A JP S63107231A JP 61251824 A JP61251824 A JP 61251824A JP 25182486 A JP25182486 A JP 25182486A JP S63107231 A JPS63107231 A JP S63107231A
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- signals
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Links
- 230000003111 delayed effect Effects 0.000 claims description 27
- 238000010586 diagram Methods 0.000 description 12
- 238000013139 quantization Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
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- 230000010363 phase shift Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、デジタル・フェーズ・ロック・ループ回路
に関するものであり、特に、外部からの入力信号と同期
をとるためのクロック信号の周波数を高くすることが不
要にされたデジタル・フェ−ズ・ロック・ループ回路に
関するものである。
に関するものであり、特に、外部からの入力信号と同期
をとるためのクロック信号の周波数を高くすることが不
要にされたデジタル・フェ−ズ・ロック・ループ回路に
関するものである。
［従来の技術］
第３図は、従来からのこの種のデジタル・フェーズ・ロ
ック・ループ回路の概略構成を示すブロック図であり、
これは、例えば、昭和５１年９月に産報出版より発行さ
れた［電子科学シリーズ７０（ＰＬＬ＝ ＩＣの使い方
）コの第１５４ページに示されているものと同様のもの
である。この第３図において、（３０）は位相比較器で
あって、外部からの入力信号（３０ｂ）と後述されるデ
ジタルＶ ＣＯ（３１）から出力される終段クロック信
号（３４ａ）との間の位相差を比較するためのもの、（
３１）はデジタル■ＣＯであって、固定発振器（３２）
、パルス付加／除去回路（３３）および分周器（３４）
からなるものである。ここで、固定発振器（３２）は、
ある所定の初段クロック信号（３２ａ）を後段のパルス
付加／除去回路（３３）に供給するためのものである。
ック・ループ回路の概略構成を示すブロック図であり、
これは、例えば、昭和５１年９月に産報出版より発行さ
れた［電子科学シリーズ７０（ＰＬＬ＝ ＩＣの使い方
）コの第１５４ページに示されているものと同様のもの
である。この第３図において、（３０）は位相比較器で
あって、外部からの入力信号（３０ｂ）と後述されるデ
ジタルＶ ＣＯ（３１）から出力される終段クロック信
号（３４ａ）との間の位相差を比較するためのもの、（
３１）はデジタル■ＣＯであって、固定発振器（３２）
、パルス付加／除去回路（３３）および分周器（３４）
からなるものである。ここで、固定発振器（３２）は、
ある所定の初段クロック信号（３２ａ）を後段のパルス
付加／除去回路（３３）に供給するためのものである。
パルス付加／除去回路（３３）は、前述された初段クロ
ック信号（３２ａ）に加えて、後述されるシーケンシャ
ル・ループ・フィルタ（３６）からの出力信号（３６ａ
）をも受け入れて、初段クロック信号（３２ａ）につい
て適数個のパルスが付加／除去された出力信号（３３ａ
）を最終段の分周器（３４）に加えるためのものである
。そして、分周器（３４）は、前記出力信号（３３ａ）
について所要の分周を施して、前記位相比較器（３０）
に対する終段クロック信号（３４ａ）を出力させるため
のものである。 （３５）は２値量子化回路であって、
位相比較器（３０）からの出力信号（３０ａ）について
所要の量子化を行うためのもの、（３６）はシーケンシ
ャル・ループ・フィルタであって、２値量子化回路（３
５）からの出力信号（３５ａ）について所定の処理が施
されるものである。
ック信号（３２ａ）に加えて、後述されるシーケンシャ
ル・ループ・フィルタ（３６）からの出力信号（３６ａ
）をも受け入れて、初段クロック信号（３２ａ）につい
て適数個のパルスが付加／除去された出力信号（３３ａ
）を最終段の分周器（３４）に加えるためのものである
。そして、分周器（３４）は、前記出力信号（３３ａ）
について所要の分周を施して、前記位相比較器（３０）
に対する終段クロック信号（３４ａ）を出力させるため
のものである。 （３５）は２値量子化回路であって、
位相比較器（３０）からの出力信号（３０ａ）について
所要の量子化を行うためのもの、（３６）はシーケンシ
ャル・ループ・フィルタであって、２値量子化回路（３
５）からの出力信号（３５ａ）について所定の処理が施
されるものである。
第４図は、上記従来例についての動作を説明するための
各種タイミング波形図である。この第４図において、（
Ａ）は位相比較器（３０）に対して外部から供給される
入力信号（３０ｂ）としてのデータの入力波形図、（Ｂ
）は固定発振器（３２）から出力される初段クロック信
号（３２ａ）の波形図、（Ｃ）、（Ｄ）および（Ｅ）は
、それぞれに、分周器（３４）からの種々の時点におい
て出力される終段クロック信号（３４ａ）の波形図であ
る。
各種タイミング波形図である。この第４図において、（
Ａ）は位相比較器（３０）に対して外部から供給される
入力信号（３０ｂ）としてのデータの入力波形図、（Ｂ
）は固定発振器（３２）から出力される初段クロック信
号（３２ａ）の波形図、（Ｃ）、（Ｄ）および（Ｅ）は
、それぞれに、分周器（３４）からの種々の時点におい
て出力される終段クロック信号（３４ａ）の波形図であ
る。
次に、上記従来例の動作について説明する。固定発振器
（３２）から発生されている初段クロック信号（３２ａ
）の周期は、分周器（３４）から出力される終段クロッ
ク信号（３４ａ）のそれの１／Ｒ（ここに、Ｒは所定の
整数）にされている、動作が開始されたとき、この初段
クロック信号（３２ａ）はパルス付加／除去回路（３３
）を介して分周器（３４）に入力され、ここで１／Ｒだ
け分周されて、最初の終段クロック信号（３４ａ）が出
力されることになる（第４図（Ｃ）参照）。次いで、位
相比較器（３０）において、第４図（Ａ）に示されてい
るような入力信号（３０ｂ）と前記最初の終段クロック
信号（３４ａ）との間で位相比較が行なわれる。そして
、両者の間の位相のずれの大きさが２値量子化回路（３
５）において量子化され、シーケンシャル・ループ・フ
ィルタ（３６）において所要の波形整形がなされてから
、その結果としてのパルス形状の出力信号（３６ａ）が
パルス付加／除去回路（３３）に加えられ、これにより
、分周器（３４）における分周動作のタイミングがある
所定の１パルス分だけずらされて、第４図（Ｄ＞で示さ
れるような、第１回目のループ動作後の終段クロック信
号（３４ａ）が出力される。このようなループ動作を任
意の回数（１回）だけ繰り返すことにより、入力信号（
３０ｂ）との間の位相のずれが次第に減少され、実質的
に同期のとられた終段クロック信号（３４ａ）が出力さ
れることになる（第４図（Ｅ）を参照）、なお、この場
合には、固定発振器（３２）からの初段クロック信号（
３２ａ）の１周期分以内にまでＪその位相のずれを減少
させることができる。
（３２）から発生されている初段クロック信号（３２ａ
）の周期は、分周器（３４）から出力される終段クロッ
ク信号（３４ａ）のそれの１／Ｒ（ここに、Ｒは所定の
整数）にされている、動作が開始されたとき、この初段
クロック信号（３２ａ）はパルス付加／除去回路（３３
）を介して分周器（３４）に入力され、ここで１／Ｒだ
け分周されて、最初の終段クロック信号（３４ａ）が出
力されることになる（第４図（Ｃ）参照）。次いで、位
相比較器（３０）において、第４図（Ａ）に示されてい
るような入力信号（３０ｂ）と前記最初の終段クロック
信号（３４ａ）との間で位相比較が行なわれる。そして
、両者の間の位相のずれの大きさが２値量子化回路（３
５）において量子化され、シーケンシャル・ループ・フ
ィルタ（３６）において所要の波形整形がなされてから
、その結果としてのパルス形状の出力信号（３６ａ）が
パルス付加／除去回路（３３）に加えられ、これにより
、分周器（３４）における分周動作のタイミングがある
所定の１パルス分だけずらされて、第４図（Ｄ＞で示さ
れるような、第１回目のループ動作後の終段クロック信
号（３４ａ）が出力される。このようなループ動作を任
意の回数（１回）だけ繰り返すことにより、入力信号（
３０ｂ）との間の位相のずれが次第に減少され、実質的
に同期のとられた終段クロック信号（３４ａ）が出力さ
れることになる（第４図（Ｅ）を参照）、なお、この場
合には、固定発振器（３２）からの初段クロック信号（
３２ａ）の１周期分以内にまでＪその位相のずれを減少
させることができる。
［発明が解決しようとする問題点］
従来のデジタル・フェーズ・ロック・ループ回路は以上
のように構成されており、外部からの入力信号と固定発
振器からの初段クロック信号に基づく終段クロック信号
との間の位相差を比較して、この位相差が次第に小さく
なるようにされており、このために、同期をとる精度を
高めるためには、固定発振器からの初段クロック信号の
周波数を高くしなければならず、更に、同期をとろうと
する入力信号自体が高い周波数のものであるようなとき
には、固定発振器の初段クロック信号の周波数を更に高
くしなければならず、その対処が困難になるという問題
点かあった。
のように構成されており、外部からの入力信号と固定発
振器からの初段クロック信号に基づく終段クロック信号
との間の位相差を比較して、この位相差が次第に小さく
なるようにされており、このために、同期をとる精度を
高めるためには、固定発振器からの初段クロック信号の
周波数を高くしなければならず、更に、同期をとろうと
する入力信号自体が高い周波数のものであるようなとき
には、固定発振器の初段クロック信号の周波数を更に高
くしなければならず、その対処が困難になるという問題
点かあった。
この発明は上記のような問題点を解決するためになされ
たもので、外部からの入力信号と同期をとるためのクロ
ック信号の周波数を高くすることが不要にされたデジタ
ル・フェーズ・ロック・ループ回路を得ることを目的と
する。
たもので、外部からの入力信号と同期をとるためのクロ
ック信号の周波数を高くすることが不要にされたデジタ
ル・フェーズ・ロック・ループ回路を得ることを目的と
する。
［問題点を解決するための手段］
この発明に係るデジタル・フェーズ・ロック・ループ回
路は、外部からの入力信号を受け入れて所定のリセット
・パルス信号を出力させるリセット回路と、マスク信号
回路と、ある所定の初段クロック信号を受け入れて一連
の複数個の遅延クロック信号を出力させる遅延線回路と
、前記遅延クロック信号の対応したものと前記マスク信
号回路からのマスク信号とを受け入れる第１群ＡＮＤ回
路と、前記第１群ＡＮＤ回路からの対応する出力信号と
前記リセット・パルス信号とをそれぞれに受け入れて、
対応のクロック・ラッチ信号を出力させる１群のフリッ
プ・フロップと、前記クロック・ラッチ信号の対応する
ものと前記遅延クロック信号の対応するものとを受け入
れて所定の信号を出力させる第２群ＡＮＤ回路と、前記
第２群ＡＮＤ回路からの出力信号についてＯＲをとり、
終段クロック信号を出力させるＯＲ回路とからなり、１
１−記１群のフリップ・フロップからのタロツク・ラッ
チ信号は前記マスク信号回路にも印加されているもので
ある。
路は、外部からの入力信号を受け入れて所定のリセット
・パルス信号を出力させるリセット回路と、マスク信号
回路と、ある所定の初段クロック信号を受け入れて一連
の複数個の遅延クロック信号を出力させる遅延線回路と
、前記遅延クロック信号の対応したものと前記マスク信
号回路からのマスク信号とを受け入れる第１群ＡＮＤ回
路と、前記第１群ＡＮＤ回路からの対応する出力信号と
前記リセット・パルス信号とをそれぞれに受け入れて、
対応のクロック・ラッチ信号を出力させる１群のフリッ
プ・フロップと、前記クロック・ラッチ信号の対応する
ものと前記遅延クロック信号の対応するものとを受け入
れて所定の信号を出力させる第２群ＡＮＤ回路と、前記
第２群ＡＮＤ回路からの出力信号についてＯＲをとり、
終段クロック信号を出力させるＯＲ回路とからなり、１
１−記１群のフリップ・フロップからのタロツク・ラッ
チ信号は前記マスク信号回路にも印加されているもので
ある。
し作用］
この発明においては、遅延線回路からの複数種類の遅延
クロック信号の中で最適のものを）Ｘ択することにより
、外部からの入力信号と最終的なりロック信号との間の
同期がとられるようにされる。
クロック信号の中で最適のものを）Ｘ択することにより
、外部からの入力信号と最終的なりロック信号との間の
同期がとられるようにされる。
［実施例］
以下、この発明の一実施例を図について説明する。第１
図は、この発明の一実施例であるデジタル・フェーズ・
ロック・ループ回路の概略構成を示すブロック図である
。この第１図において、（１０）はリセット回路であっ
て、外部からのデータとしての入力信号（１０ｂ）を受
け入れて、その立ち上がり時にリセット・パルス信号＜
１０ａ）を出力するためのもの、（１１）はマスク信号
回路であって、後述の第１群ＡＮＤ回路（１３）に対す
るマスク信号（ＩＬａ）を出力させるためのもの、（１
２）は遅延線回路であって、ある所定の初段クロック信
号く１２ｂ）を受け入れて、所定の遅延を有する１群の
遅延クロック信号（１：２ａ）を出力させるもの、（１
３）は第１群ＡＮＤ回路であって。、それぞれの一方の
入力部には前記１群の遅延クロック信号（１２ａ）の対
応するものが受け入れられ、他方の入力部にはマスク信
号回路（１１）からのマスク信号（ｌｌａ）が受け入れ
られて、それぞれに所定の信号が出力されるもの、（１
４）は１群のフリップ・フロップであって、前記第１群
ＡＮＤ回路（１３）と１対１で対応しており、それぞれ
に前記１群の遅延クロック信号（１２ａ）の立ち上がり
をラッチして、１群のクロック・ラッチ信号（１４ａ）
を出力させるもの、＜１５）は老第２群ＡＮＤ回路であ
って、それぞれの一方の入力部には前記１群のタロツク
・ラッチ信号（１４ａ）の対応するものが受け入れられ
、他方の入力部には前記１群の遅延クロック信号（１２
ａ）の対応するものが受け入れられて、それぞれに所定
の信号が出力されるもの、（１６）はＯＲ回路であって
、前記２第２群ＡＮＤ回路（１５）からの出力信号を受
け入れて、終段クロック信号＜１６ａ）を出力させるも
のである。なお、これらのクロック信号の周期は、デー
タとしての人力信号のそれの１／２であるようにされて
いる。
図は、この発明の一実施例であるデジタル・フェーズ・
ロック・ループ回路の概略構成を示すブロック図である
。この第１図において、（１０）はリセット回路であっ
て、外部からのデータとしての入力信号（１０ｂ）を受
け入れて、その立ち上がり時にリセット・パルス信号＜
１０ａ）を出力するためのもの、（１１）はマスク信号
回路であって、後述の第１群ＡＮＤ回路（１３）に対す
るマスク信号（ＩＬａ）を出力させるためのもの、（１
２）は遅延線回路であって、ある所定の初段クロック信
号く１２ｂ）を受け入れて、所定の遅延を有する１群の
遅延クロック信号（１：２ａ）を出力させるもの、（１
３）は第１群ＡＮＤ回路であって。、それぞれの一方の
入力部には前記１群の遅延クロック信号（１２ａ）の対
応するものが受け入れられ、他方の入力部にはマスク信
号回路（１１）からのマスク信号（ｌｌａ）が受け入れ
られて、それぞれに所定の信号が出力されるもの、（１
４）は１群のフリップ・フロップであって、前記第１群
ＡＮＤ回路（１３）と１対１で対応しており、それぞれ
に前記１群の遅延クロック信号（１２ａ）の立ち上がり
をラッチして、１群のクロック・ラッチ信号（１４ａ）
を出力させるもの、＜１５）は老第２群ＡＮＤ回路であ
って、それぞれの一方の入力部には前記１群のタロツク
・ラッチ信号（１４ａ）の対応するものが受け入れられ
、他方の入力部には前記１群の遅延クロック信号（１２
ａ）の対応するものが受け入れられて、それぞれに所定
の信号が出力されるもの、（１６）はＯＲ回路であって
、前記２第２群ＡＮＤ回路（１５）からの出力信号を受
け入れて、終段クロック信号＜１６ａ）を出力させるも
のである。なお、これらのクロック信号の周期は、デー
タとしての人力信号のそれの１／２であるようにされて
いる。
第２１１Ｕは、上記実施例の動作を説明するための各種
タイミング波形図である。この第２図において、１群の
遅延クロック信号（１２ａ）については、前記第１図の
最上位のものから最下位のものに向けてＣＩ、Ｃ２・・
・Ｃｎなる記号が付されており、また、１群のクロック
・ラッチ信号（１４ａ）についても、同様にして、Ｒ，
ｌ、 Ｒ２・・・Ｒｎなる記号が付されている。
タイミング波形図である。この第２図において、１群の
遅延クロック信号（１２ａ）については、前記第１図の
最上位のものから最下位のものに向けてＣＩ、Ｃ２・・
・Ｃｎなる記号が付されており、また、１群のクロック
・ラッチ信号（１４ａ）についても、同様にして、Ｒ，
ｌ、 Ｒ２・・・Ｒｎなる記号が付されている。
次に、第１図に示した上記実施例の動作について説明す
る。いま、外部からのデータである入力信号（１０ｂ）
および初段クロック信号（１２ｂ）は互いに同期がとら
れていないものとする。そして、ており、それぞれのセ
クションに対応して所定の遅延分を有する別異の遅延ク
ロック信号（１２ａ）を出力するようにされている。な
お、前記ｎは任息の整数であって、入力信号（１０ｂ）
の周期を等分するためのものである。この入力信号（１
０ｂ）はリセット回路（１０）に加えられており、その
立ち上がりを検出してリセット・パルス信号（１０ａ）
を出力するようにされている。そして、１群の遅延クロ
ック信号（１２ａ）の対応するものの立ち上がりを検出
してラッチする１群のフリップ・フロップ（１４）は、
このリセット・パルス信号（１０ａ）によってリセット
されるものである。このようなリセット動作がなされて
から、１群のフリップ・フロップ（１４）は、それぞれ
に、１群の遅延クロック信号（１２ａ）の対応するもの
の立ち上がりを改めて検出し始めるけれども、これら１
群の遅延クロック信号（１２ａ）の隣接したもの相互間
には所定の位相ずれがあることから、ラッチ動作が順次
に行なわれようとする。しかしながら、マスク信号回路
（１１）からのマスク信号（ｌｌａ）の動作により、１
群の遅延クロック信号（１２ａ）の中で、リセット・パ
ルス信号（１０ａ）が出力されてから初めに立ち上がっ
たものだけが選択されてラッチされ、それ以外はマスク
されることになる。このラッチ動作のために必要な時間
は、入力信号（１０ｂ）のクシラン間のサンプリング時
間とであるが、後者については、セクションの数を増加
させることにより実質的に無視することができる。この
ことから、前記のゲート遅れに基づく時間的な要因を考
慮することにより、入力信号（１０ｂ）との間で１８０
°の位相遅れを有するような１群の遅延クロック信号（
１２ａ）と前述された１群のクロック・ラッチ信号（１
４ａ）の対応されているものとの間で、第２群ＡＮＤ回
路（１５）のそれぞれによってＡＮＤをとることにより
、前記１群の遅延クロック信号０ｂ （１２ａ）の中から入力信号（十）との間で同期が最適
に合致しているものを選択することができる。
る。いま、外部からのデータである入力信号（１０ｂ）
および初段クロック信号（１２ｂ）は互いに同期がとら
れていないものとする。そして、ており、それぞれのセ
クションに対応して所定の遅延分を有する別異の遅延ク
ロック信号（１２ａ）を出力するようにされている。な
お、前記ｎは任息の整数であって、入力信号（１０ｂ）
の周期を等分するためのものである。この入力信号（１
０ｂ）はリセット回路（１０）に加えられており、その
立ち上がりを検出してリセット・パルス信号（１０ａ）
を出力するようにされている。そして、１群の遅延クロ
ック信号（１２ａ）の対応するものの立ち上がりを検出
してラッチする１群のフリップ・フロップ（１４）は、
このリセット・パルス信号（１０ａ）によってリセット
されるものである。このようなリセット動作がなされて
から、１群のフリップ・フロップ（１４）は、それぞれ
に、１群の遅延クロック信号（１２ａ）の対応するもの
の立ち上がりを改めて検出し始めるけれども、これら１
群の遅延クロック信号（１２ａ）の隣接したもの相互間
には所定の位相ずれがあることから、ラッチ動作が順次
に行なわれようとする。しかしながら、マスク信号回路
（１１）からのマスク信号（ｌｌａ）の動作により、１
群の遅延クロック信号（１２ａ）の中で、リセット・パ
ルス信号（１０ａ）が出力されてから初めに立ち上がっ
たものだけが選択されてラッチされ、それ以外はマスク
されることになる。このラッチ動作のために必要な時間
は、入力信号（１０ｂ）のクシラン間のサンプリング時
間とであるが、後者については、セクションの数を増加
させることにより実質的に無視することができる。この
ことから、前記のゲート遅れに基づく時間的な要因を考
慮することにより、入力信号（１０ｂ）との間で１８０
°の位相遅れを有するような１群の遅延クロック信号（
１２ａ）と前述された１群のクロック・ラッチ信号（１
４ａ）の対応されているものとの間で、第２群ＡＮＤ回
路（１５）のそれぞれによってＡＮＤをとることにより
、前記１群の遅延クロック信号０ｂ （１２ａ）の中から入力信号（十）との間で同期が最適
に合致しているものを選択することができる。
そして、ラッチされるべき信号がいずれであっても良い
ように、第２群ＡＮＤ回路（１５）の全てからの出力信
号についてＯＲ回路（１６）によってＯＲをとり、この
結果として、入力信号（１０ｂ）との間で同期がとられ
ている終段クロック信号（１６ａ）が出力されることに
なる。この場合、第１群ＡＮＤ回路（１３）や第２群Ａ
ＮＤ回路（１５）による時間的な遅れも前述のゲート遅
れに含まれることは言うまでもない。
ように、第２群ＡＮＤ回路（１５）の全てからの出力信
号についてＯＲ回路（１６）によってＯＲをとり、この
結果として、入力信号（１０ｂ）との間で同期がとられ
ている終段クロック信号（１６ａ）が出力されることに
なる。この場合、第１群ＡＮＤ回路（１３）や第２群Ａ
ＮＤ回路（１５）による時間的な遅れも前述のゲート遅
れに含まれることは言うまでもない。
ここで、第２図を参照しながら上記実施例の動作につい
て例示的な説明をする。いま、時点上〇において入力信
号（１０ｂ）が立ち上がったものとすると、これに応じ
てリセット・パルス信号（１０ａ）が出力され、１群の
クロック・ラッチ信号（１４ａ）が無効にされて、この
結果として、マスク信号（１１ａ）も無効にされる。た
だし、マスク信号（ｌｌａ）については、リセット・パ
ルス信号（１０ａ）が無効にされてからでも良い０時点
１．においてリセット・パルス信号（１０ａ）が無効に
されると、１群のフリップ・フロップ（１４）がラッチ
動作を開始する。そして、時点Ｌ１以後においては、１
群の遅延クロック信号（１２ａ）の中で記号Ｃ３が付さ
れているものが最初に立ち上がるものであることから、
時点ｔ２においてこれがラッチされ、これに応じて、１
群のクロック・ラッチ信号（１４ａ）の中で対応してい
る、Ｒ７なる記号が付されているものが有効（ＶＡＬＩ
Ｄ）にされる、なお、１群のフリップ・フロップ（１４
）は、Ｃ１、Ｃ５・・・なる記号が付されているものに
ついてもラッチ動作を続行しようとするけれども、前述
されたように、Ｒ３なる記号が付されたクロック・ラッ
チ信号（１４ａ）が既に有効になっていることから、マ
スク信号（１１ａ）も有効になっており、このために、
これ以降のラッチ動作は行なわれないことになる。
て例示的な説明をする。いま、時点上〇において入力信
号（１０ｂ）が立ち上がったものとすると、これに応じ
てリセット・パルス信号（１０ａ）が出力され、１群の
クロック・ラッチ信号（１４ａ）が無効にされて、この
結果として、マスク信号（１１ａ）も無効にされる。た
だし、マスク信号（ｌｌａ）については、リセット・パ
ルス信号（１０ａ）が無効にされてからでも良い０時点
１．においてリセット・パルス信号（１０ａ）が無効に
されると、１群のフリップ・フロップ（１４）がラッチ
動作を開始する。そして、時点Ｌ１以後においては、１
群の遅延クロック信号（１２ａ）の中で記号Ｃ３が付さ
れているものが最初に立ち上がるものであることから、
時点ｔ２においてこれがラッチされ、これに応じて、１
群のクロック・ラッチ信号（１４ａ）の中で対応してい
る、Ｒ７なる記号が付されているものが有効（ＶＡＬＩ
Ｄ）にされる、なお、１群のフリップ・フロップ（１４
）は、Ｃ１、Ｃ５・・・なる記号が付されているものに
ついてもラッチ動作を続行しようとするけれども、前述
されたように、Ｒ３なる記号が付されたクロック・ラッ
チ信号（１４ａ）が既に有効になっていることから、マ
スク信号（１１ａ）も有効になっており、このために、
これ以降のラッチ動作は行なわれないことになる。
前述されたように、Ｃ３なる記号が付された遅延クロッ
ク信号（１２ａ）がラッチされるまでに必要なゲート遅
れ時間と、同期がとられた終段クロッり信号（１６ａ）
を出力させるために必要なゲート遅れ時間とを加えたも
のを考えに入れることにより、ある所定の計算により求
められる入力信号（１ｏｂ＞の立ち上がり時点からみて
、１群の遅延クロック信号（１２ａ）の中から１８０°
の位相遅れをもって立ち上がるようなものを選択して、
このようにして選択されたものと、１群のクロック・ラ
ッチ信号（１４ａ）の対応するものとの間でＡＮＤをと
るようにされる。そして、このような処理が施された結
果についてＯＲ回路（１６）によってＯＲがとられて、
入力信号＜１０ｂ）と同期がとられた終段クロック信号
（１６ａ）が出力されることになる。
ク信号（１２ａ）がラッチされるまでに必要なゲート遅
れ時間と、同期がとられた終段クロッり信号（１６ａ）
を出力させるために必要なゲート遅れ時間とを加えたも
のを考えに入れることにより、ある所定の計算により求
められる入力信号（１ｏｂ＞の立ち上がり時点からみて
、１群の遅延クロック信号（１２ａ）の中から１８０°
の位相遅れをもって立ち上がるようなものを選択して、
このようにして選択されたものと、１群のクロック・ラ
ッチ信号（１４ａ）の対応するものとの間でＡＮＤをと
るようにされる。そして、このような処理が施された結
果についてＯＲ回路（１６）によってＯＲがとられて、
入力信号＜１０ｂ）と同期がとられた終段クロック信号
（１６ａ）が出力されることになる。
このようなやり方を採用することにより、例えば、入力
信号（１０ｂ）の本来的な位置がジッタによってずれて
しまったとしても、入力信号（１０ｂ）の実際の立ち上
がりに追従して同期がとられた終段クロック信号（１６
ａ）を出力させることができる。
信号（１０ｂ）の本来的な位置がジッタによってずれて
しまったとしても、入力信号（１０ｂ）の実際の立ち上
がりに追従して同期がとられた終段クロック信号（１６
ａ）を出力させることができる。
このことについては、第２図の右側部分に例示されてい
る。
る。
なお、上記実施例においては、１群のクロック・ラッチ
信号（１４ａ）の中の１個だけが選択され、それ以降の
ものはマスク信号（ｌｌａ）によってマスクされてしま
う場合について説明されたけれども、これに限らず、例
えば、遅延５％のセクション数が大きくなったり、ゲー
ト遅れ等の物理的な５時間遅れが長くなったりする場合
には、２個以上が選択されることもある。もっとも、こ
のような場合においても、ＯＲ回路（１６）によってＯ
Ｒをとるようにされていることがら、終段クロック信号
＜１６ａ）のデユーティが変化するだけであって、入力
信号（１０ｂ）の時間的な中心において立ち上がること
は上記実施例の場合と同様である。
信号（１４ａ）の中の１個だけが選択され、それ以降の
ものはマスク信号（ｌｌａ）によってマスクされてしま
う場合について説明されたけれども、これに限らず、例
えば、遅延５％のセクション数が大きくなったり、ゲー
ト遅れ等の物理的な５時間遅れが長くなったりする場合
には、２個以上が選択されることもある。もっとも、こ
のような場合においても、ＯＲ回路（１６）によってＯ
Ｒをとるようにされていることがら、終段クロック信号
＜１６ａ）のデユーティが変化するだけであって、入力
信号（１０ｂ）の時間的な中心において立ち上がること
は上記実施例の場合と同様である。
［発明の効果コ
以上説明されたように、この発明に係るデジタル・フェ
ーズ・ロック・ループ回路は、外部からの入力信号を受
け入れて所定のリセット・パルス信号を出力させるリセ
ット回路と、マスク信号回路と、ある所定の初段クロッ
ク信号を受け入れて一連の複数個の遅延クロック信号を
出力させる遅延線回路と、前記遅延クロック信号の対応
したものと前記マスク信号回路からのマスク信号とを受
け入れる第１群ＡＮＤ回路と、前記第１群ＡＮＤ回路か
らの対応する出力信号と前記リセット・パルス信号とを
それぞれに受け入れて、対応のクロック・ラッチ信号を
出力させる１群のクリップ・フロップと、前記クロック
・ラッチ信号の対応するものと前記遅延クロック信号の
対応するものとを受け入れて所定の信号を出力させる第
２番群ＡＮＤ回路と、前記第２群ＡＮＤ回路からの出力
信号についてＯＲをとり、終段クロック信号を出力させ
るＯＲ回路とから構成されており、前記１群のフリップ
・フロップからのタロツク・ラッチ信号は前記マスク信
号回路にも印加されており、前記複数個の遅延クロック
信号の中の最適のものが選択されるようにしたものであ
るから、使用されるクロック信号の周波数を高くする必
要がなく、それだけ収り扱いの簡単なデジタル・フェー
ズ・ロック・ループ回路が得られるといった効果が奏せ
られる。
ーズ・ロック・ループ回路は、外部からの入力信号を受
け入れて所定のリセット・パルス信号を出力させるリセ
ット回路と、マスク信号回路と、ある所定の初段クロッ
ク信号を受け入れて一連の複数個の遅延クロック信号を
出力させる遅延線回路と、前記遅延クロック信号の対応
したものと前記マスク信号回路からのマスク信号とを受
け入れる第１群ＡＮＤ回路と、前記第１群ＡＮＤ回路か
らの対応する出力信号と前記リセット・パルス信号とを
それぞれに受け入れて、対応のクロック・ラッチ信号を
出力させる１群のクリップ・フロップと、前記クロック
・ラッチ信号の対応するものと前記遅延クロック信号の
対応するものとを受け入れて所定の信号を出力させる第
２番群ＡＮＤ回路と、前記第２群ＡＮＤ回路からの出力
信号についてＯＲをとり、終段クロック信号を出力させ
るＯＲ回路とから構成されており、前記１群のフリップ
・フロップからのタロツク・ラッチ信号は前記マスク信
号回路にも印加されており、前記複数個の遅延クロック
信号の中の最適のものが選択されるようにしたものであ
るから、使用されるクロック信号の周波数を高くする必
要がなく、それだけ収り扱いの簡単なデジタル・フェー
ズ・ロック・ループ回路が得られるといった効果が奏せ
られる。
第１図は、この発明の一実施例であるデジタル・フェー
ズ・ロック・ループ回路の概略構成を示すブロック図、
第２図は、上記実施例の動作を説明するための各種タイ
ミング波形図、第３図は、従来からのデジタル・フェー
ズ・ロック・ループ回路の概略構成を示すブロック図、
第４図は、上記従来例の動作を説明するための各種タイ
ミング波形図である。 図において、（１０）はリセット回路、（１１）はマス
ク信号回路、（１２）は遅延線回路、（１３〉は第１群
ＡＮＤ回路、（１４）はフリップ・フロップ、（１５）
は第２群ＡＮＤ回路、（１６）ハＯＲ回ＦＩＦｔ、（３
０）ハ位相比較器、（３１）はデジタルＶｃｏ、（３２
）は固定発振器、（３３）はパルス付加／除去回路、（
３４）は分周器、（３５）は２値量子化回路、（３６）
はシーケンシャル・ループ・フィルタ。 なお、図中、同一符号は同一または相当部分を示す。 手続補正書 昭和６２年７ Ｊ’１８ 日
ズ・ロック・ループ回路の概略構成を示すブロック図、
第２図は、上記実施例の動作を説明するための各種タイ
ミング波形図、第３図は、従来からのデジタル・フェー
ズ・ロック・ループ回路の概略構成を示すブロック図、
第４図は、上記従来例の動作を説明するための各種タイ
ミング波形図である。 図において、（１０）はリセット回路、（１１）はマス
ク信号回路、（１２）は遅延線回路、（１３〉は第１群
ＡＮＤ回路、（１４）はフリップ・フロップ、（１５）
は第２群ＡＮＤ回路、（１６）ハＯＲ回ＦＩＦｔ、（３
０）ハ位相比較器、（３１）はデジタルＶｃｏ、（３２
）は固定発振器、（３３）はパルス付加／除去回路、（
３４）は分周器、（３５）は２値量子化回路、（３６）
はシーケンシャル・ループ・フィルタ。 なお、図中、同一符号は同一または相当部分を示す。 手続補正書 昭和６２年７ Ｊ’１８ 日
Claims (3)
- （１）外部からの入力信号を受け入れて所定のリセット
・パルス信号を出力させるリセット回路と、マスク信号
回路と、ある所定の初段クロック信号を受け入れて一連
の複数個の遅延クロック信号を出力させる遅延線回路と
、前記遅延クロック信号の対応したものと前記マスク信
号回路からのマスク信号とを受け入れる第１群ＡＮＤ回
路と、前記第１群ＡＮＤ回路からの対応する出力信号と
前記リセット・パルス信号とをそれぞれに受け入れて、
対応のクロック・ラッチ信号を出力させる１群のフリッ
プ・フロップと、前記クロック・ラッチ信号の対応する
ものと前記遅延クロック信号の対応するものとを受け入
れて所定の信号を出力させる第２群ＡＮＤ回路と、前記
第２群ＡＮＤ回路からの出力信号についてＯＲをとり、
終段クロック信号を出力させるＯＲ回路とからなり、前
記１群のフリップ・フロップからのクロック・ラッチ信
号は前記マスク信号回路にも印加されており、前記複数
個の遅延クロック信号の中の最適のものが選択されるよ
うにしたことを特徴とするデジタル・フェーズ・ロック
・ループ回路。 - （２）前記遅延線は適数個のセクションに分割されてい
ることを特徴とする特許請求の範囲第１項記載のデジタ
ル・フェーズ・ロック・ループ回路。 - （３）前記１群のフリップ・フロップは、これに加えら
れているリセット・パルス信号が無効にされてから初め
て立ち上がった遅延クロック信号を最適のものとして選
択するようにされていることを特徴とする特許請求の範
囲第１項記載のデジタル・フェーズ・ロック・ループ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251824A JPS63107231A (ja) | 1986-10-24 | 1986-10-24 | デジタル・フエ−ズ・ロツク・ル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61251824A JPS63107231A (ja) | 1986-10-24 | 1986-10-24 | デジタル・フエ−ズ・ロツク・ル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63107231A true JPS63107231A (ja) | 1988-05-12 |
Family
ID=17228462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61251824A Pending JPS63107231A (ja) | 1986-10-24 | 1986-10-24 | デジタル・フエ−ズ・ロツク・ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0899883A1 (en) * | 1997-08-27 | 1999-03-03 | Nec Corporation | Pll circuit with masked phase error signal |
-
1986
- 1986-10-24 JP JP61251824A patent/JPS63107231A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0899883A1 (en) * | 1997-08-27 | 1999-03-03 | Nec Corporation | Pll circuit with masked phase error signal |
| US6154071A (en) * | 1997-08-27 | 2000-11-28 | Nec Corporation | PLL circuit |
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